JPH0626312B2 - 多入力ｃｍｏｓゲ−ト回路 - Google Patents
多入力ｃｍｏｓゲ−ト回路Info
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- JPH0626312B2 JPH0626312B2 JP60143915A JP14391585A JPH0626312B2 JP H0626312 B2 JPH0626312 B2 JP H0626312B2 JP 60143915 A JP60143915 A JP 60143915A JP 14391585 A JP14391585 A JP 14391585A JP H0626312 B2 JPH0626312 B2 JP H0626312B2
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- 230000000295 complement effect Effects 0.000 claims description 7
- 238000010586 diagram Methods 0.000 description 7
- 239000000470 constituent Substances 0.000 description 3
- 230000003071 parasitic effect Effects 0.000 description 3
- 230000007257 malfunction Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
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- Logic Circuits (AREA)
- Electronic Switches (AREA)
Description
【発明の詳細な説明】 （産業上の利用分野） 本発明はカウンタ・デコーダに好適な構成素子数の少な
い多入力CMOSゲート回路に関するものである。
い多入力CMOSゲート回路に関するものである。
（従来の技術） 従来の構成素子数の少ない多入力CMOSゲート回路として
は、例えば特開昭58-196729号公報に示されている。
は、例えば特開昭58-196729号公報に示されている。
第７図はこの従来の多入力CMOSゲート回路の４入力の回
路構成を示すものであり、MN1〜MN4はＮチャネルMOSト
ランジスタ（Ｎ ch MOST），MP1,MLはＰチャネルMOSト
ランジスタ（Ｐ chMOST），a1〜anは入力端子、b1は出
力端子、VDD,VSS,VDD/2はそれぞれ第１、第２、第３の
電圧源である。MN1〜MN4は直列接続されて、ゲートをそ
れぞれ入力端子a1〜a4に接続し、MP1はMN1とコンプリメ
ンタリ構成となるようにゲートを入力端子a1に共に接続
している。MLは負荷素子として機能させ、ゲートには第
３の電源VDD/2（第１の電源VDDの1/2の電圧）を接続し
て高抵抗を形成している。
路構成を示すものであり、MN1〜MN4はＮチャネルMOSト
ランジスタ（Ｎ ch MOST），MP1,MLはＰチャネルMOSト
ランジスタ（Ｐ chMOST），a1〜anは入力端子、b1は出
力端子、VDD,VSS,VDD/2はそれぞれ第１、第２、第３の
電圧源である。MN1〜MN4は直列接続されて、ゲートをそ
れぞれ入力端子a1〜a4に接続し、MP1はMN1とコンプリメ
ンタリ構成となるようにゲートを入力端子a1に共に接続
している。MLは負荷素子として機能させ、ゲートには第
３の電源VDD/2（第１の電源VDDの1/2の電圧）を接続し
て高抵抗を形成している。
第８図は第７図の出力の動作波形を示す。期間(イ)ではM
P1で、期間(ロ)ではMLで“Ｈ”レベル(VDD)を保持し、期
間(ハ)ではMN1〜MN4が全てオンして“Ｌ”レベル(VL)の
デコード出力を得る。ここで、出力の立下りtf、立上り
trは出力端子b1につく寄生容量C1とMN1〜MN4の合成オン
抵抗、MP1のオン抵抗とで決まり、通常の完全なCMOSゲ
ート回路と同じ動作をする。
P1で、期間(ロ)ではMLで“Ｈ”レベル(VDD)を保持し、期
間(ハ)ではMN1〜MN4が全てオンして“Ｌ”レベル(VL)の
デコード出力を得る。ここで、出力の立下りtf、立上り
trは出力端子b1につく寄生容量C1とMN1〜MN4の合成オン
抵抗、MP1のオン抵抗とで決まり、通常の完全なCMOSゲ
ート回路と同じ動作をする。
以上のようにこの多入力CMOSゲート回路は、構成素子数
が通常のCMOSゲート回路の2n個（ただし、ｎは入力数）
に比べてｎ＋２個と少なくでき、かつ集積回路(IC)化し
たときのチップ面積を小さくでき、動作特性を通常のCM
OSゲート回路と同等にできる等の特徴を有している。
が通常のCMOSゲート回路の2n個（ただし、ｎは入力数）
に比べてｎ＋２個と少なくでき、かつ集積回路(IC)化し
たときのチップ面積を小さくでき、動作特性を通常のCM
OSゲート回路と同等にできる等の特徴を有している。
（発明が解決しようとする問題点） しかしながら上記のような構成では、期間(ハ)において
“Ｌ”レベルの浮きVLが発生する問題点を有していた。
“Ｌ”レベルの浮きVLが発生する問題点を有していた。
本発明はかかる点に鑑み、“Ｌ”レベルの浮きVLの発生
しない多入力CMOSゲート回路を提供することを目的とす
る。
しない多入力CMOSゲート回路を提供することを目的とす
る。
（問題点を解決するための手段） 本発明は、複数の同極性のMOSトランジスタを直列接続
してそのゲートをそれぞれ入力端子とし、この直列接続
されたMOSトランジスタ群の一端を第１の電源に接続す
ると共に他端を出力端子に接続し、前記出力端子と第２
の電源との間に前記MOSトランジスタ群とは逆極性で前
記MOSトランジスタ群のうち少なくとも１つとコンプリ
メンタリ構成となるMOSトランジスタを介装し、このMOS
トランジスタと並列にこのMOSトランジスタと同極性のM
OSトランジスタを接続してそのゲートに前記出力端子の
出力を極性反転する極性反転回路の出力を接続した構成
の多入力CMOSゲート回路である。
してそのゲートをそれぞれ入力端子とし、この直列接続
されたMOSトランジスタ群の一端を第１の電源に接続す
ると共に他端を出力端子に接続し、前記出力端子と第２
の電源との間に前記MOSトランジスタ群とは逆極性で前
記MOSトランジスタ群のうち少なくとも１つとコンプリ
メンタリ構成となるMOSトランジスタを介装し、このMOS
トランジスタと並列にこのMOSトランジスタと同極性のM
OSトランジスタを接続してそのゲートに前記出力端子の
出力を極性反転する極性反転回路の出力を接続した構成
の多入力CMOSゲート回路である。
（作 用） 本発明は前記した構成により、出力端子のレベルが
“Ｌ”のとき、即ち、同極性のMOSトランジスタ群が全
てオンし、コンプリメンタリ構成となる逆極性のMOSト
ランジスタがオフしているとき、極性反転回路の出力は
“Ｈ”レベルであるから並列接続したMOSトランジスタ
もオフとなる。このため、従来例示したようなスルー電
流の流れる経路を立つことができ、“Ｌ”レベルの浮き
VLの発生しない多入力CMOSゲート回路を具現できる。
“Ｌ”のとき、即ち、同極性のMOSトランジスタ群が全
てオンし、コンプリメンタリ構成となる逆極性のMOSト
ランジスタがオフしているとき、極性反転回路の出力は
“Ｈ”レベルであるから並列接続したMOSトランジスタ
もオフとなる。このため、従来例示したようなスルー電
流の流れる経路を立つことができ、“Ｌ”レベルの浮き
VLの発生しない多入力CMOSゲート回路を具現できる。
（実施例） 第１図は本発明の第１の実施例における多入力CMOSゲー
ト回路の構成を示す回路図である。第１図においてMN1
〜MN4はNch MOST,MP1,MP2はPch MOST,INVは極性反転回
路（インバータ）、a1〜a4は入力端子、b1は出力端子、
VDD,VSSは第１、第２の電源である。本発明の従来例
（第７図）との差異は、従来例の負荷素子用のPch MOST
MLをINVにてオン、オフするPch MOST MP2とした点であ
る。
ト回路の構成を示す回路図である。第１図においてMN1
〜MN4はNch MOST,MP1,MP2はPch MOST,INVは極性反転回
路（インバータ）、a1〜a4は入力端子、b1は出力端子、
VDD,VSSは第１、第２の電源である。本発明の従来例
（第７図）との差異は、従来例の負荷素子用のPch MOST
MLをINVにてオン、オフするPch MOST MP2とした点であ
る。
これにより、出力端子b1には第２図に示す出力が得ら
れ、“Ｌ”レベルの浮きVLは発生しない。即ち、出力で
“Ｈ”レベルの期間(イ)、(ロ)ではINVの出力は“Ｌ”レ
ベルであり、MP2はオンして出力端子b1を“Ｈ”レベル
に保持する（期間(イ)と(ロ)）。なお、期間(イ)ではMP1に
よっても“Ｈ”レベルの保持がなされる。一方、期間
(ハ)で出力端子b1のレベルが“Ｌ”になるとINVの出力は
“Ｈ”となり、MP2はオフする。従って、本発明の多入
力CMOSゲート回路ではスルー電流の流れる経路がなく、
出力端子b1はMN1〜MN4により確実にVSSに等しい“Ｌ”
レベルとされる。
れ、“Ｌ”レベルの浮きVLは発生しない。即ち、出力で
“Ｈ”レベルの期間(イ)、(ロ)ではINVの出力は“Ｌ”レ
ベルであり、MP2はオンして出力端子b1を“Ｈ”レベル
に保持する（期間(イ)と(ロ)）。なお、期間(イ)ではMP1に
よっても“Ｈ”レベルの保持がなされる。一方、期間
(ハ)で出力端子b1のレベルが“Ｌ”になるとINVの出力は
“Ｈ”となり、MP2はオフする。従って、本発明の多入
力CMOSゲート回路ではスルー電流の流れる経路がなく、
出力端子b1はMN1〜MN4により確実にVSSに等しい“Ｌ”
レベルとされる。
第３図は本発明の第２の実施例における多入力CMOSゲー
ト回路の構成を示す回路図である。第３図の第１図との
差異は、MN1〜MN4と並列にNch MOST MN5を接続してその
ゲートにINVの出力を接続した点である。基本動作は第
１の実施例と同じであるが、出力端子b1が“Ｌ”レベル
になる期間(ハ)でMN5をオンさせることにより、tfとtrの
対称性を改善することができる。
ト回路の構成を示す回路図である。第３図の第１図との
差異は、MN1〜MN4と並列にNch MOST MN5を接続してその
ゲートにINVの出力を接続した点である。基本動作は第
１の実施例と同じであるが、出力端子b1が“Ｌ”レベル
になる期間(ハ)でMN5をオンさせることにより、tfとtrの
対称性を改善することができる。
第４図は本発明の第３の実施例における多入力CMOSゲー
ト回路の構成を示す回路図である。この回路は、ノード
b2〜b4につく寄生容量c2〜c4の充電を行うなうPch MOST
MP3を第１の電源VDDとノードb2との間に介装してその
ゲートをMP1と同じ入力端子a1に接続する構成としたも
のである。これにより、カウンタの計数途上におけるc1
からc2〜c4への電荷分配を防止でき、誤動作が起さない
構成とすることができる。即ち、c1の充電をMP1,MP2で
行なうと同時にc2〜c4の充電をMP3にて行なうことがで
きるため、MN1がオンするときにc1からc2〜c4への電荷
分配は起らない。
ト回路の構成を示す回路図である。この回路は、ノード
b2〜b4につく寄生容量c2〜c4の充電を行うなうPch MOST
MP3を第１の電源VDDとノードb2との間に介装してその
ゲートをMP1と同じ入力端子a1に接続する構成としたも
のである。これにより、カウンタの計数途上におけるc1
からc2〜c4への電荷分配を防止でき、誤動作が起さない
構成とすることができる。即ち、c1の充電をMP1,MP2で
行なうと同時にc2〜c4の充電をMP3にて行なうことがで
きるため、MN1がオンするときにc1からc2〜c4への電荷
分配は起らない。
第５図は本発明の第４の実施例における多入力CMOSゲー
ト回路の構成を示す回路図である。この回路は、プリセ
ット機能を有するカウンタの計数出力をデコードして、
そのデコード出力によりカウンタの入力クロックを禁止
するループを形成する回路（例えばPWM回路など）に適
用する場合に、Pch MOST MP4によりc1〜c4を強制充電す
る構成としたものである。MP4は第１の電源VDDと出力端
子b1との間に介装してそのゲートにカウンタのプリセッ
トパルス▲▼を入力する接続とする。これにより、
プリセットと同時に出力端子b1を“Ｌ”レベルから
“Ｈ”レベルに復起させることができ、誤動作を防止で
きる。
ト回路の構成を示す回路図である。この回路は、プリセ
ット機能を有するカウンタの計数出力をデコードして、
そのデコード出力によりカウンタの入力クロックを禁止
するループを形成する回路（例えばPWM回路など）に適
用する場合に、Pch MOST MP4によりc1〜c4を強制充電す
る構成としたものである。MP4は第１の電源VDDと出力端
子b1との間に介装してそのゲートにカウンタのプリセッ
トパルス▲▼を入力する接続とする。これにより、
プリセットと同時に出力端子b1を“Ｌ”レベルから
“Ｈ”レベルに復起させることができ、誤動作を防止で
きる。
第６図は本発明の第５の実施例における多入力CMOSゲー
ト回路の構成を示す回路図である。この回路は、第７図
に示す従来例から負荷トランジスタMLを削除した構成と
したものである。このように構成すれば、スルー電流の
流れる経路をカットでき、“Ｌ”レベルの浮きVLが発生
しないようにできる。但し、この場合の第２図に示す期
間(ロ)での“Ｈ”レベルの保持は、出力端子b1の寄生容
量c1による電荷ホールドで行なう。但し、この回路は、
期間(ロ)においてc1の電荷が放電しない条件で使用する
必要があり、期間(ロ)が短時間でリーク電流の少ないこ
とが要求される。
ト回路の構成を示す回路図である。この回路は、第７図
に示す従来例から負荷トランジスタMLを削除した構成と
したものである。このように構成すれば、スルー電流の
流れる経路をカットでき、“Ｌ”レベルの浮きVLが発生
しないようにできる。但し、この場合の第２図に示す期
間(ロ)での“Ｈ”レベルの保持は、出力端子b1の寄生容
量c1による電荷ホールドで行なう。但し、この回路は、
期間(ロ)においてc1の電荷が放電しない条件で使用する
必要があり、期間(ロ)が短時間でリーク電流の少ないこ
とが要求される。
また、この回路は、第４図、第５図に示す第３、第４実
施例のPch MOST MP3,MP4を用いる構成が可能なことは言
うまでもない。
施例のPch MOST MP3,MP4を用いる構成が可能なことは言
うまでもない。
なお、第３、第４の実施例には第２の実施例のMN5を併
用しても良いことは言うまでもない。また、本発明の実
施例ではNANDゲート構成を示したが、Nch MOSTとPch MO
STの関係を逆にすることで、負論理のNANDゲート（即
ち、NORゲート）を構成できることは言うまでもなく、
この場合も“Ｌ”レベルの浮きVLに対応する“Ｈ”レベ
ルの浮きVHは発生しない。
用しても良いことは言うまでもない。また、本発明の実
施例ではNANDゲート構成を示したが、Nch MOSTとPch MO
STの関係を逆にすることで、負論理のNANDゲート（即
ち、NORゲート）を構成できることは言うまでもなく、
この場合も“Ｌ”レベルの浮きVLに対応する“Ｈ”レベ
ルの浮きVHは発生しない。
（発明の効果） 以上説明したように、本発明によれば、極性反転回路IN
Vの出力によりPch MOST MP2をオン・オフする簡単な回
路追加により、“Ｌ”レベルの浮きVLを発生させない構
成とすることができ、その実用的効果は大きい。
Vの出力によりPch MOST MP2をオン・オフする簡単な回
路追加により、“Ｌ”レベルの浮きVLを発生させない構
成とすることができ、その実用的効果は大きい。
第１図、第３図、第４図、第５図、第６図はそれぞれ本
発明の第１、第２、第３、第４、第５の実施例における
多入力CMOSゲート回路、第２図は第１図の動作波形図、
第７図は従来例の多入力CMOSゲート回路、第８図は第７
図の動作波形図である。 MN1〜MN5……ＮチャネルMOSトランジスタ、MP1〜MP4…
…ＮチャネルMOSトランジスタ、INV……極性反転回路
（インバータ）、VDD……第１電源、VSS……第２電源。
発明の第１、第２、第３、第４、第５の実施例における
多入力CMOSゲート回路、第２図は第１図の動作波形図、
第７図は従来例の多入力CMOSゲート回路、第８図は第７
図の動作波形図である。 MN1〜MN5……ＮチャネルMOSトランジスタ、MP1〜MP4…
…ＮチャネルMOSトランジスタ、INV……極性反転回路
（インバータ）、VDD……第１電源、VSS……第２電源。
Claims (4)
- 【請求項１】カウンタの出力をデコードするゲート回路
であって、 出力端子と第１電源との間に直列接続された複数の同極
性ＭＯＳトランジスタからなり、前記同極性ＭＯＳトラ
ンジスタの各ゲートには前記カウンタの出力が接続され
るものであり、前記カウンタの下位ビット側の出力ほど
前記出力端子側に接続されたトランジスタに入力され、
上位ビット側の出力ほど前記第１電源側に接続されたト
ランジスタに入力されるＭＯＳトランジスタ群と、 第２電源と前記出力端子との間に接続され、かつ前記Ｍ
ＯＳトランジスタ群のうちの前記出力端子に接続された
トランジスタとコンプリメンタリ構成となるようにゲー
トが互いに接続された、前記ＭＯＳトランジスタ群とは
逆極性の第１ＭＯＳトランジスタと、 前記第１ＭＯＳトランジスタと同極性で、前記出力端子
と前記第２電源との間に接続された第２ＭＯＳトランジ
スタと、 入力端が前記出力端子に接続され、極性反転した出力が
前記第２ＭＯＳトランジスタのゲート入力となる極性反
転回路と、 前記第１ＭＯＳトランジスタと同極性で、前記トランジ
スタ群のうちのコンプリメンタリ構成されたトランジス
タの前記第１電源側の接続点と前記第２電源との間に接
続され、かつそのゲートが前記コンプリメンタリ構成さ
れたトランジスタのゲートと共通に接続された第３ＭＯ
Ｓトランジスタと、 を備えた多入力ＭＯＳゲート回路。 - 【請求項２】ＭＯＳトランジスタ群と同極性で、出力端
子と第１電源との間に接続され、極性反転回路の出力を
ゲート入力とする第５ＭＯＳトランジスタを備えた特許
請求の範囲第(1)項記載の多入力ＭＯＳゲート回路。 - 【請求項３】プリセットパルスにより計数値をセット可
能なプリセット機能付カウンタの出力をデコードするゲ
ート回路であって、 出力端子と第１電源との間に直列接続された複数の同極
性ＭＯＳトランジスタからなり、前記同極性ＭＯＳトラ
ンジスタの各ゲートには前記カウンタの出力が接続され
るものであり、前記カウンタの下位ビット側の出力ほど
前記出力端子側に接続されたトランジスタに入力され、
上位ビット側の出力ほど前記第１電源側に接続されたト
ランジスタに入力されるＭＯＳトランジスタ群と、 第２電源と前記出力端子との間に接続され、かつ前記Ｍ
ＯＳトランジスタ群のうちの前記出力端子に接続された
トランジスタとコンプリメンタリ構成となるようにゲー
トが互いに接続された、前記ＭＯＳトランジスタ群とは
逆極性の第１ＭＯＳトランジスタと、 前記第１ＭＯＳトランジスタと同極性で、前記出力端子
と前記第２電源との間に接続された第２ＭＯＳトランジ
スタと、 入力端が前記出力端子に接続され、極性反転した出力が
前記第２ＭＯＳトランジスタのゲート入力となる極性反
転回路と、 前記第１ＭＯＳトランジスタと同極性で、前記トランジ
スタ群のうちのコンプリメンタリ構成されたトランジス
タの前記第１電源側の接続点と前記第２電源との間に接
続され、かつそのゲートが前記コンプリメンタリ構成さ
れたトランジスタのゲートと共通に接続された第３ＭＯ
Ｓトランジスタと、 前記第１ＭＯＳトランジスタと同極性で、前記出力端子
と前記第２電源との間に接続され、前記プリセットパル
スがゲート入力となる第４ＭＯＳトランジスタと、 を備えた多入力ＭＯＳゲート回路。 - 【請求項４】ＭＯＳトランジスタ群と同極性で、出力端
子と第１電源との間に接続され、極性反転回路の出力を
ゲート入力とする第５ＭＯＳトランジスタを備えた特許
請求の範囲第(3)項記載の多入力ＭＯＳゲート回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60143915A JPH0626312B2 (ja) | 1985-07-02 | 1985-07-02 | 多入力ｃｍｏｓゲ−ト回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60143915A JPH0626312B2 (ja) | 1985-07-02 | 1985-07-02 | 多入力ｃｍｏｓゲ−ト回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS626532A JPS626532A (ja) | 1987-01-13 |
| JPH0626312B2 true JPH0626312B2 (ja) | 1994-04-06 |
Family
ID=15350051
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60143915A Expired - Lifetime JPH0626312B2 (ja) | 1985-07-02 | 1985-07-02 | 多入力ｃｍｏｓゲ−ト回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0626312B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4533615B2 (ja) * | 2003-10-14 | 2010-09-01 | オリンパス株式会社 | 穿刺針及び超音波内視鏡システム |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5945296B2 (ja) * | 1978-12-15 | 1984-11-05 | 三菱電機株式会社 | 相補形ｍｏｓ論理回路 |
| JPS581331A (ja) * | 1982-05-08 | 1983-01-06 | Toshiba Corp | 論理回路 |
| JPS6062238A (ja) * | 1983-09-14 | 1985-04-10 | Nec Corp | 論理回路 |
| JPS6070822A (ja) * | 1983-09-28 | 1985-04-22 | Hitachi Ltd | 半導体集積回路 |
-
1985
- 1985-07-02 JP JP60143915A patent/JPH0626312B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS626532A (ja) | 1987-01-13 |
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