JPH0465571B2 - - Google Patents
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- JPH0465571B2 JPH0465571B2 JP58240104A JP24010483A JPH0465571B2 JP H0465571 B2 JPH0465571 B2 JP H0465571B2 JP 58240104 A JP58240104 A JP 58240104A JP 24010483 A JP24010483 A JP 24010483A JP H0465571 B2 JPH0465571 B2 JP H0465571B2
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- JP
- Japan
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- transistor
- output terminal
- load element
- input
- gate circuit
- Prior art date
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- Expired - Lifetime
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/0944—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET
- H03K19/0948—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET using CMOS or complementary insulated gate field-effect transistors
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- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
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- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Logic Circuits (AREA)
Description
【発明の詳細な説明】
産業上の利用分野
本発明は簡素化した多入力CMOSゲート回路
を提供することを目的とするものである。
を提供することを目的とするものである。
従来例の構成とその問題点
一般に多入力CMOSゲート回路は、入力数ｎ
に対して2n個の最小素子数を必要とする。この
ため集積回路IC化する場合のチツプ面積が増大
するのは否めず、単に２進カウンタの計数値を検
出すデコーダとして用いるには極めて不向きであ
つた。係る欠点を解消すべく本発明者は特願昭57
−79537号により構成素子数を（ｎ＋２）個にな
し得る多入力CMOSゲート回路を提供した。
に対して2n個の最小素子数を必要とする。この
ため集積回路IC化する場合のチツプ面積が増大
するのは否めず、単に２進カウンタの計数値を検
出すデコーダとして用いるには極めて不向きであ
つた。係る欠点を解消すべく本発明者は特願昭57
−79537号により構成素子数を（ｎ＋２）個にな
し得る多入力CMOSゲート回路を提供した。
第１図にその１回路構成を例示する。
第１図において、ＡはNANDゲート回路、Ｂ
はNORゲート回路である。
はNORゲート回路である。
NANDゲート回路Ａは、入力数ｎに対応した
ｎ個の直列接続されたエンハンスメントタイプの
ＮチヤネルMOSトランジスタ（Ｎ形トランジス
タ）QN1，QN2，QN3……QNoと１個のエンハ
ンスメントタイプのＰチヤネルMOSトランジス
タOP1及び負荷素子QL1の合計（ｎ＋２）個の素
子で構成され、直列接続されたＮ形トランジスタ
群の一端は出力端子ｂに他端は第１電源VSSに接
続され、夫々のゲートを入力端子a1，a2，a3……
aoとしている。Ｐ形トランジスタQP1は一端が第
２電源VDDに他端が出力端子ｂに接続され、ゲー
トがＮ形トランジスタQN1のゲートと接続され
ている。負荷素子QL1は第２電源VDDと出力端子
ｂとの間に接続されている。
ｎ個の直列接続されたエンハンスメントタイプの
ＮチヤネルMOSトランジスタ（Ｎ形トランジス
タ）QN1，QN2，QN3……QNoと１個のエンハ
ンスメントタイプのＰチヤネルMOSトランジス
タOP1及び負荷素子QL1の合計（ｎ＋２）個の素
子で構成され、直列接続されたＮ形トランジスタ
群の一端は出力端子ｂに他端は第１電源VSSに接
続され、夫々のゲートを入力端子a1，a2，a3……
aoとしている。Ｐ形トランジスタQP1は一端が第
２電源VDDに他端が出力端子ｂに接続され、ゲー
トがＮ形トランジスタQN1のゲートと接続され
ている。負荷素子QL1は第２電源VDDと出力端子
ｂとの間に接続されている。
一方、NORゲート回路Ｂは、ｎ個の直列接続
されたＰ形トランジスタQP1，QP2，QP3……
QPoと１個のＮ形トランジスタQN1及び負荷素子
QL1とで構成され、直列接続されたＰ形トランジ
スタ群の一端は出力端子ｂに他端は第１電源VDD
に接続され、夫々のゲートを入力端子a1，a2，a3
……aoとしている。Ｎ形トランジスタQN1は一端
が第２電源VSSに他端が出力端子ｂに接続されゲ
ートがＰ形トランジスタQP1のゲートと接続され
ている。負荷素子QL1は第２電源VSSと出力端子
ｂとの間に接続されている。
されたＰ形トランジスタQP1，QP2，QP3……
QPoと１個のＮ形トランジスタQN1及び負荷素子
QL1とで構成され、直列接続されたＰ形トランジ
スタ群の一端は出力端子ｂに他端は第１電源VDD
に接続され、夫々のゲートを入力端子a1，a2，a3
……aoとしている。Ｎ形トランジスタQN1は一端
が第２電源VSSに他端が出力端子ｂに接続されゲ
ートがＰ形トランジスタQP1のゲートと接続され
ている。負荷素子QL1は第２電源VSSと出力端子
ｂとの間に接続されている。
即ち、回路Ａと回路Ｂは丁度対称回路になつて
おり、入力のうちの少なくとも１つがコンプリメ
ンタリ構成となつている。ＡではQN1とQP1が、
ＢではQP1とQN1がそれぞれコンプリメンタリ構
成である。
おり、入力のうちの少なくとも１つがコンプリメ
ンタリ構成となつている。ＡではQN1とQP1が、
ＢではQP1とQN1がそれぞれコンプリメンタリ構
成である。
ここで、負荷素子QL1は能動素子、例えばＰ形
トランジスタ、Ｎ形トランジスタで構成しても構
わない。
トランジスタ、Ｎ形トランジスタで構成しても構
わない。
以上説明した多入力CMOSゲート回路をIC化
すると第２図に示す如く各接続点に浮遊容量C1，
C2，C3……Coがつき、これによるデコード誤動
作が発生する。第３図はその様子を示した波形図
である。
すると第２図に示す如く各接続点に浮遊容量C1，
C2，C3……Coがつき、これによるデコード誤動
作が発生する。第３図はその様子を示した波形図
である。
以下第２図，第３図による従来例の回路動作を
説明する。ここでは説明を簡単にするために入力
数が４つ（ｎ＝４）のNANDゲート回路の場合
について、フリーカウントするアツプカウンタの
Ｑ出力またはダウンカウンタの出力をデコード
する１例を示す。なお浮遊容量C1，C2，C3，C4
は全て等しく、直列接続したＮ形トランジスタ
QN1，QN2，QN3，QN4のオン抵抗は十分低く、
かつバツクゲートバイアス効果等を無視して説明
する。
説明する。ここでは説明を簡単にするために入力
数が４つ（ｎ＝４）のNANDゲート回路の場合
について、フリーカウントするアツプカウンタの
Ｑ出力またはダウンカウンタの出力をデコード
する１例を示す。なお浮遊容量C1，C2，C3，C4
は全て等しく、直列接続したＮ形トランジスタ
QN1，QN2，QN3，QN4のオン抵抗は十分低く、
かつバツクゲートバイアス効果等を無視して説明
する。
第３図に示すカウンタのLSB（a1）〜MSB（a4）
を第２図のa1〜a4の入力とする。まず、計数値が
15の場合、即ち、15〜０の期間ではa1〜a4は全て
ＨでＮ形トランジスタQN1〜QN4が全て“ON”
し、出力端子ｂの電位はVLとなる。VLの大きさ
は、QN1〜QN4の合成ON抵抗と負荷素子QL1の
抵抗との分圧比で決まるので、次段の回路が誤動
作しないレベルに設定すればよい。即ち、期間15
〜０ではQN1〜QN4が全て“ON”するための容
量C1〜C4の電荷は全て放電されて、各接続点の
電位は０である（実際にはVL〜Ｏの範囲にあ
る）。次に期間０〜１ではa1〜a4は全てＬで、Ｐ
形トランジスタQP1のみがONして、QN1〜QN4
は全てOFFする。従つて、C1にはQP1とQL1によ
り電荷が充電されて出力端子ｂはVDDになる。こ
こで、QP1のON抵抗に対するQL1の抵抗は十分
大きいので以降の説明では無視する。但し、C2
〜C4の電荷は０である。次に期間１〜２ではa1が
Ｈでa2〜a4がＬであるためQN1だけONして、C1
の電荷がC2に分配される現象が起り、出力端子
ｂの電位はVDD／２になる。次に期間２〜３では
a2がＨでa1，a3，a4がＬであるためQP1とQN2と
がONして、QP1によりC1は再びVDDに充電され
る。一方、QN2もONしているためC2からC3への
電荷分配が起り、VDD／４となる。次に期間３〜
４ではa1，a2がＨでa3，a4がＬであるためQN1と
QN2とがONして、C1からC2，C3への電荷分配が
起り、VDD／２となる。以降同様の電荷分配を各
容量間で繰返し、結局出力端子ｂは第３図に示す
電位の変化を起す。ちなみにa1がＬの期間では必
ずOP1がONするのでVDDとなり、期間５〜６，
７〜８，９〜10，11〜12，13〜14では3VDD／４，
27VDD／48，75VDD／96，450VDD／576，
1026VDD／1152となる電位になる。即ち、浮遊容
量C1，C4での電荷分配現象により出力端子ｂの
ＨレベルがVDD一定とならず、次段回路の誤動作
を引き起す問題点があつた。
を第２図のa1〜a4の入力とする。まず、計数値が
15の場合、即ち、15〜０の期間ではa1〜a4は全て
ＨでＮ形トランジスタQN1〜QN4が全て“ON”
し、出力端子ｂの電位はVLとなる。VLの大きさ
は、QN1〜QN4の合成ON抵抗と負荷素子QL1の
抵抗との分圧比で決まるので、次段の回路が誤動
作しないレベルに設定すればよい。即ち、期間15
〜０ではQN1〜QN4が全て“ON”するための容
量C1〜C4の電荷は全て放電されて、各接続点の
電位は０である（実際にはVL〜Ｏの範囲にあ
る）。次に期間０〜１ではa1〜a4は全てＬで、Ｐ
形トランジスタQP1のみがONして、QN1〜QN4
は全てOFFする。従つて、C1にはQP1とQL1によ
り電荷が充電されて出力端子ｂはVDDになる。こ
こで、QP1のON抵抗に対するQL1の抵抗は十分
大きいので以降の説明では無視する。但し、C2
〜C4の電荷は０である。次に期間１〜２ではa1が
Ｈでa2〜a4がＬであるためQN1だけONして、C1
の電荷がC2に分配される現象が起り、出力端子
ｂの電位はVDD／２になる。次に期間２〜３では
a2がＨでa1，a3，a4がＬであるためQP1とQN2と
がONして、QP1によりC1は再びVDDに充電され
る。一方、QN2もONしているためC2からC3への
電荷分配が起り、VDD／４となる。次に期間３〜
４ではa1，a2がＨでa3，a4がＬであるためQN1と
QN2とがONして、C1からC2，C3への電荷分配が
起り、VDD／２となる。以降同様の電荷分配を各
容量間で繰返し、結局出力端子ｂは第３図に示す
電位の変化を起す。ちなみにa1がＬの期間では必
ずOP1がONするのでVDDとなり、期間５〜６，
７〜８，９〜10，11〜12，13〜14では3VDD／４，
27VDD／48，75VDD／96，450VDD／576，
1026VDD／1152となる電位になる。即ち、浮遊容
量C1，C4での電荷分配現象により出力端子ｂの
ＨレベルがVDD一定とならず、次段回路の誤動作
を引き起す問題点があつた。
なお、実際にはカウンタ出力が伝播遅延τP・
Ｄを伴なう、Ｎ形トランジスタQN1〜QN2にバ
ツクゲートバイアスがあるなどの種々の要因によ
り、複雑な動作を呈し、浮遊容量C1に対してC2
〜C4が大なる場合は、さらに出力端子ｂの電位
はＬレベルに接近し、最早や使用不能となる。
Ｄを伴なう、Ｎ形トランジスタQN1〜QN2にバ
ツクゲートバイアスがあるなどの種々の要因によ
り、複雑な動作を呈し、浮遊容量C1に対してC2
〜C4が大なる場合は、さらに出力端子ｂの電位
はＬレベルに接近し、最早や使用不能となる。
発明の目的
本発明は、係る従来例の電荷分配による問題点
を一掃した多入力ゲート回路を提供するものであ
る。
を一掃した多入力ゲート回路を提供するものであ
る。
発明の構成
本発明は、従来例の回路構成に新たに１つの負
荷素子を追加するだけの極めて簡単な構成で問題
点を解消し得るものである。
荷素子を追加するだけの極めて簡単な構成で問題
点を解消し得るものである。
即ち、直列接続された複数の同極性MOSトラ
ンジスタの一端を出力端子に他端を第１電源に接
続すると共に夫々のゲートを入力端子とし、前記
MOSトランジスタ群のトランジスタと逆極性の
MOSトランジスタの一端を第２電源に他端を前
記出力端子に接続すると共に前記MOSトランジ
スタ群の少なくとも１つとコンプリメタリ構成と
なるようにゲートを接続し、前記出力端子と前記
第２電源との間に第１負荷素子を接続し、コンプ
リメタリ構成した前記MOSトランジスタ群のト
ランジスタの前記第１電源側の接続点と前記第２
電源との間に第２負荷素子を接続した構成とする
ものである。係る構成において、第１，第２負荷
素子は能動素子（Ｎ形またはＰ形トランジスタ
等）で構成しても良く、また第２負荷素子を前記
逆極性MOSトランジスタと同期性のトランジス
タで構成し、そのゲートを前記逆極性MOSトラ
ンジスタのゲートに接続しても良い。
ンジスタの一端を出力端子に他端を第１電源に接
続すると共に夫々のゲートを入力端子とし、前記
MOSトランジスタ群のトランジスタと逆極性の
MOSトランジスタの一端を第２電源に他端を前
記出力端子に接続すると共に前記MOSトランジ
スタ群の少なくとも１つとコンプリメタリ構成と
なるようにゲートを接続し、前記出力端子と前記
第２電源との間に第１負荷素子を接続し、コンプ
リメタリ構成した前記MOSトランジスタ群のト
ランジスタの前記第１電源側の接続点と前記第２
電源との間に第２負荷素子を接続した構成とする
ものである。係る構成において、第１，第２負荷
素子は能動素子（Ｎ形またはＰ形トランジスタ
等）で構成しても良く、また第２負荷素子を前記
逆極性MOSトランジスタと同期性のトランジス
タで構成し、そのゲートを前記逆極性MOSトラ
ンジスタのゲートに接続しても良い。
実施例の説明
第４図Ａ，Ｂに本発明の基本構成を示す。Ａは
NANDゲート回路、ＢはNORゲート回路であ
り、第１図従来例と異なるのは、第２負荷素子
QL2を追加した点である。
NANDゲート回路、ＢはNORゲート回路であ
り、第１図従来例と異なるのは、第２負荷素子
QL2を追加した点である。
即ち、回路ＡにおいてはQN1〜QNoが同極性
MOSトランジスタであり、QP1が逆極性トラン
ジスタ、QL1，QL2が第１，第２負荷素子、VSS
が第１電源、VDDが第２電源である。また、回路
ＢにおいてはQP1〜QPoが同極性MOSトランジ
スタであり、QN1が逆極性トランジスタ、QL1，
QL2が第１，第２負荷素子、VDDが第１電源，VSS
が第２電源である。
MOSトランジスタであり、QP1が逆極性トラン
ジスタ、QL1，QL2が第１，第２負荷素子、VSS
が第１電源、VDDが第２電源である。また、回路
ＢにおいてはQP1〜QPoが同極性MOSトランジ
スタであり、QN1が逆極性トランジスタ、QL1，
QL2が第１，第２負荷素子、VDDが第１電源，VSS
が第２電源である。
次に、各接続点に浮遊容量C1〜Coがいたとき
の動作を、第５図に示す４入力（ｎ＝４）の
NANDゲート回路を例に第５図の波形図を参照
して説明する。
の動作を、第５図に示す４入力（ｎ＝４）の
NANDゲート回路を例に第５図の波形図を参照
して説明する。
第６図に示すカウンタ出力のLSB（a1）〜MSB
（ao）を第５図のa1〜a4に入力する。まず、計数
値が15の場合、即ち、15〜０の期間ではa1〜a4は
全てＨでＮ形トランジスタQN1〜QN4が全て
“ON”し、出力端子ｂの電位はVLとなる。VLの
大きさは、QN1〜QN4の合成ON抵抗と第１負荷
素子QL1の抵抗との分圧比及びQN2〜QN4の合成
ON抵抗と第２負荷素子QL2の抵抗との分圧比と
で決まり、第１負荷素子QL1の抵抗値に比べて第
２負荷素子QL2の抵抗値を小さく設定するので、
実際には後者の分圧比でVLの大きさが決まる。
この場合も次段回路が誤動作しないレベルに設定
しなければならない制約条件がある。
（ao）を第５図のa1〜a4に入力する。まず、計数
値が15の場合、即ち、15〜０の期間ではa1〜a4は
全てＨでＮ形トランジスタQN1〜QN4が全て
“ON”し、出力端子ｂの電位はVLとなる。VLの
大きさは、QN1〜QN4の合成ON抵抗と第１負荷
素子QL1の抵抗との分圧比及びQN2〜QN4の合成
ON抵抗と第２負荷素子QL2の抵抗との分圧比と
で決まり、第１負荷素子QL1の抵抗値に比べて第
２負荷素子QL2の抵抗値を小さく設定するので、
実際には後者の分圧比でVLの大きさが決まる。
この場合も次段回路が誤動作しないレベルに設定
しなければならない制約条件がある。
次に、期間０〜１ではa1〜a4が全てＬでＰ形ト
ランジスタQP1のみが“ON”し、QN1〜QN4は
全てOFFする。従つて、C1にはQP1により電荷が
充電されて出力端子ｂはVDDになる。一方、C2に
は比較的低抵抗である第２負荷素子QL2により電
荷の充電がなされる。このとき、少なくとも０〜
１の期間内で充電が完了できれば、C2はVDDまで
充電される。従つて、次の期間１〜２でa1がＨと
なりQN1が“ON”したときのC1からC2への電荷
分配は起らない。期間２〜３，４〜５，６〜７，
８〜９，10〜11，12〜13，14〜15ではa1がＬであ
り、QP1が“ON”して出力端子ｂの電位はVDD
になるので従来例同様問題はない。次に、期間３
〜４では期間２〜３でQN2が“ON”となり、C3
への充電が第２負荷素子QL2によりなされ、C2は
既に充電しているから同じく電荷分配は起らな
い。以下、期間５〜６，７〜８，９〜10，11〜
12，13〜14において何れも電荷分配を防止でき、
従来例の問題点を解消することができる。なお、
第１，第２負荷素子QL1，QL2は能動素子（Ｎ形
またはＰ形トランジスタ等）で構成できることは
言うまでもない。
ランジスタQP1のみが“ON”し、QN1〜QN4は
全てOFFする。従つて、C1にはQP1により電荷が
充電されて出力端子ｂはVDDになる。一方、C2に
は比較的低抵抗である第２負荷素子QL2により電
荷の充電がなされる。このとき、少なくとも０〜
１の期間内で充電が完了できれば、C2はVDDまで
充電される。従つて、次の期間１〜２でa1がＨと
なりQN1が“ON”したときのC1からC2への電荷
分配は起らない。期間２〜３，４〜５，６〜７，
８〜９，10〜11，12〜13，14〜15ではa1がＬであ
り、QP1が“ON”して出力端子ｂの電位はVDD
になるので従来例同様問題はない。次に、期間３
〜４では期間２〜３でQN2が“ON”となり、C3
への充電が第２負荷素子QL2によりなされ、C2は
既に充電しているから同じく電荷分配は起らな
い。以下、期間５〜６，７〜８，９〜10，11〜
12，13〜14において何れも電荷分配を防止でき、
従来例の問題点を解消することができる。なお、
第１，第２負荷素子QL1，QL2は能動素子（Ｎ形
またはＰ形トランジスタ等）で構成できることは
言うまでもない。
ここで、第２負荷素子QL2を抵抗または常時
“ON”している能動素子で構成する場合には、
VLの大きさを次段回路が誤動作しない値以下に
する必要があり、制約を受ける欠点がある。
“ON”している能動素子で構成する場合には、
VLの大きさを次段回路が誤動作しない値以下に
する必要があり、制約を受ける欠点がある。
第７図は係る制約条件を解消した本発明の１実
施例である。
施例である。
第７図Ａ，Ｂは、本発明の基本構成第４図Ａ，
Ｂに対応して示した実施例であり、第４図との差
異は、第２負荷素子NL2に逆極性トランジスタ
QP1，QN1と同極性のQP2，QN2を用い、そのゲ
ートを逆極性トランジスタQP1，QN2のゲートに
接続したものである。
Ｂに対応して示した実施例であり、第４図との差
異は、第２負荷素子NL2に逆極性トランジスタ
QP1，QN1と同極性のQP2，QN2を用い、そのゲ
ートを逆極性トランジスタQP1，QN2のゲートに
接続したものである。
係る構成にすれば、回路ＡではQN1が“ON”
のときQP1と同様QP2OFFとすることができるた
め、VLのレベルを決めるのに関与しない構成が
採れ、かつQN1が“OFF”のときQP1と同様
“ON”するため、浮遊容量C1の充電にはQP1の
みで、C2〜Coの充電にはQP2のみで行なうことが
可能であり、VLに制約されないON抵抗とするこ
とができ、確実な動作ができるものである。
のときQP1と同様QP2OFFとすることができるた
め、VLのレベルを決めるのに関与しない構成が
採れ、かつQN1が“OFF”のときQP1と同様
“ON”するため、浮遊容量C1の充電にはQP1の
みで、C2〜Coの充電にはQP2のみで行なうことが
可能であり、VLに制約されないON抵抗とするこ
とができ、確実な動作ができるものである。
発明の効果
以上説明した如く、本発明によれば、構成素子
数の少ない（ｎ＋２）多入力CMOSゲート回路
に１つの第２負荷素子を追加するだけの構成で入
力構成を全く変更せずに浮遊容量による電荷分配
現象を解消でき、確実な動作を具現し得ると共
に、構成素子数2n個の完全CMOS多入力ゲート
回路に比べて集積回路化したときのチツプサイズ
は小さくでき、その動作特性は同等で、消費電流
も比較的小さくできる等の効果を合せ持つてい
る。
数の少ない（ｎ＋２）多入力CMOSゲート回路
に１つの第２負荷素子を追加するだけの構成で入
力構成を全く変更せずに浮遊容量による電荷分配
現象を解消でき、確実な動作を具現し得ると共
に、構成素子数2n個の完全CMOS多入力ゲート
回路に比べて集積回路化したときのチツプサイズ
は小さくでき、その動作特性は同等で、消費電流
も比較的小さくできる等の効果を合せ持つてい
る。
第１図は従来の多入力CMOSゲート回路の構
成図、第２図は従来の多入力CMOSゲート回路
の動作説明に供する４入力NANDゲート回路の
構成図、第３図は第２図の動作波形図、第４図は
本発明の多入力CMOSゲート回路の基本構成図、
第５図は本発明の多入力CMOSゲート回路の動
作説明に供する４入力NANDゲート回路の構成
図、第６図は第５図の動作波形図、第７図は本発
明の一実施例である多入力CMOSゲート回路の
構成図である。 VDD，VSS……電源、QN1〜QNo……Ｎチヤネ
ルMOSトランジスタ、QP1〜QPo……Ｐチヤネ
ルMOSトランジスタ、QL1……第１負荷素子、
QL2……第２負荷素子、a1〜ao……ゲート入力ま
たはゲート入力端子、ｂ……出力端子。
成図、第２図は従来の多入力CMOSゲート回路
の動作説明に供する４入力NANDゲート回路の
構成図、第３図は第２図の動作波形図、第４図は
本発明の多入力CMOSゲート回路の基本構成図、
第５図は本発明の多入力CMOSゲート回路の動
作説明に供する４入力NANDゲート回路の構成
図、第６図は第５図の動作波形図、第７図は本発
明の一実施例である多入力CMOSゲート回路の
構成図である。 VDD，VSS……電源、QN1〜QNo……Ｎチヤネ
ルMOSトランジスタ、QP1〜QPo……Ｐチヤネ
ルMOSトランジスタ、QL1……第１負荷素子、
QL2……第２負荷素子、a1〜ao……ゲート入力ま
たはゲート入力端子、ｂ……出力端子。
Claims (1)
- 【特許請求の範囲】 １ カウンタの出力をデコードするゲート回路で
あつて、出力端子と第１電源との間に接続した複
数の直列接続された同極性MOSトランジスタか
らなり、かつ、前記同極性MOSトランジスタの
ゲートには前記カウンタの出力が接続されるもの
であり、前記カウンタの下位ビツト側の出力ほど
前記出力端子側に接続されたトランジスタに入力
し、上位ビツト側の出力ほど前記第１電源側に接
続されたトランジスタに入力するMOSトランジ
スタ群と、 第２電源と前記出力端子との間に接続し、か
つ、前記MOSトランジスタ群のうちの前記出力
端子に接続されたトランジスタとコンプリメンタ
リ構成となるようにゲートを接続した前記MOS
トランジスタ群とは逆極性の逆極性MOSトラン
ジスタと、 前記出力端子と前記第２電源との間に接続した
第１負荷素子と、 前記MOSトランジスタ群のうちの前記出力端
子に接続されたトランジスタの前記第１電源側の
接続点と前記第２電源との間に接続した第２負荷
素子と、 を備えた多入力CMOSゲート回路。 ２ 第１負荷素子を能動素子で構成した特許請求
の範囲第１項記載の多入力CMOSゲート回路。 ３ 第２負荷素子を能動素子で構成した特許請求
の範囲第１項、または第２項記載の多入力
CMOSゲート回路。 ４ 第２負荷素子を逆極性MOSトランジスタと
同じ極性のトランジスタで構成すると共に、その
ゲートを前記逆極性MOSトランジスタのゲート
に接続した特許請求の範囲第１項、または第２項
記載の多入力CMOSゲート回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58240104A JPS60130921A (ja) | 1983-12-20 | 1983-12-20 | 多入力ｃｍｏｓゲ−ト回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58240104A JPS60130921A (ja) | 1983-12-20 | 1983-12-20 | 多入力ｃｍｏｓゲ−ト回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60130921A JPS60130921A (ja) | 1985-07-12 |
| JPH0465571B2 true JPH0465571B2 (ja) | 1992-10-20 |
Family
ID=17054546
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58240104A Granted JPS60130921A (ja) | 1983-12-20 | 1983-12-20 | 多入力ｃｍｏｓゲ−ト回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60130921A (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56107644A (en) * | 1980-01-31 | 1981-08-26 | Toshiba Corp | Logical circuit |
| JPS58196729A (ja) * | 1982-05-11 | 1983-11-16 | Matsushita Electric Ind Co Ltd | Ｃ―ｍｏｓ多入力ゲート回路 |
-
1983
- 1983-12-20 JP JP58240104A patent/JPS60130921A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60130921A (ja) | 1985-07-12 |
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