JPS60132239A - マイクロプログラム制御回路 - Google Patents
マイクロプログラム制御回路Info
- Publication number
- JPS60132239A JPS60132239A JP23972683A JP23972683A JPS60132239A JP S60132239 A JPS60132239 A JP S60132239A JP 23972683 A JP23972683 A JP 23972683A JP 23972683 A JP23972683 A JP 23972683A JP S60132239 A JPS60132239 A JP S60132239A
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- JP
- Japan
- Prior art keywords
- register
- registers
- circuit
- data
- microprogram
- Prior art date
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、処理装置におけるマイクロプログラム制御回
路に係り、特にレジスタあるいはメモリのデータ読出し
を高速で行なうことができるマイクロプログラム制御回
路に関する。
路に係り、特にレジスタあるいはメモリのデータ読出し
を高速で行なうことができるマイクロプログラム制御回
路に関する。
従来のマイクロプログラム制御回路においては、命令実
行時間がレジスタあるいはメモリのアクセスタイムに対
して、比較的遅かったため、レジスタ間の演算は、一方
のレジスタと他方のレジスタのデータを出すタイミング
を時分割により１つのバスに載せて、ラッチ回路を設け
て２つのバスＡ及びＢバスに送出していたが、命令実行
時間を短縮したい場合、従来の素子が使えず、高速な素
子を使用しなければならないという欠点がめった。
行時間がレジスタあるいはメモリのアクセスタイムに対
して、比較的遅かったため、レジスタ間の演算は、一方
のレジスタと他方のレジスタのデータを出すタイミング
を時分割により１つのバスに載せて、ラッチ回路を設け
て２つのバスＡ及びＢバスに送出していたが、命令実行
時間を短縮したい場合、従来の素子が使えず、高速な素
子を使用しなければならないという欠点がめった。
本発明の目的はマイクロプログラム制御によるレジスタ
とレジスタの演算を行う場合、レジスタを二重化し、一
方のレジスタのデータバスと他方のレジスタのデータバ
スを分離し、レジスタをアクセスするタイミングに余裕
を持たせ、アクセスタイムの比較的遅いレジスタあるい
はメモリにおいても、命令の実行が可能な制御方式を提
供することにある。
とレジスタの演算を行う場合、レジスタを二重化し、一
方のレジスタのデータバスと他方のレジスタのデータバ
スを分離し、レジスタをアクセスするタイミングに余裕
を持たせ、アクセスタイムの比較的遅いレジスタあるい
はメモリにおいても、命令の実行が可能な制御方式を提
供することにある。
命令実行時間（以下マシンサイクル）の遅いプロセッサ
が制御するレジスタ同志の演算においては、２つのレジ
スタアドレスを時分割でアクセスし制御するが、レジス
タを二重化することにより、マシンサイクルの早いプロ
セッサ、あるいは、アクセスタイムがマシンサイクルに
対して、遅いレジスタやメモリを使用するプロセッサに
おいても実行可能な回路を実現することである。
が制御するレジスタ同志の演算においては、２つのレジ
スタアドレスを時分割でアクセスし制御するが、レジス
タを二重化することにより、マシンサイクルの早いプロ
セッサ、あるいは、アクセスタイムがマシンサイクルに
対して、遅いレジスタやメモリを使用するプロセッサに
おいても実行可能な回路を実現することである。
本発明の一実施例を第１図乃至第６図により説明する。
第１図は、本発明に従ったマイクロプログラム制御回路
である。図において、１及び２は、読み出し、書込み可
能であって容量が同一’／ｚ ７ドレスレジスタである
。通常、このアドレスレジスタ１及び２は、誠により構
成されている。レジスタ１．及び２の入力データは、Ａ
ＬＵバス１２に接続され、アドレスは、各々異なるアド
レスバス１３及び１４により入力される。
である。図において、１及び２は、読み出し、書込み可
能であって容量が同一’／ｚ ７ドレスレジスタである
。通常、このアドレスレジスタ１及び２は、誠により構
成されている。レジスタ１．及び２の入力データは、Ａ
ＬＵバス１２に接続され、アドレスは、各々異なるアド
レスバス１３及び１４により入力される。
６及び４は、セレクタであり、演算回路５に入るバス１
７及びバス１８に送出するデータ１２，１５゜１６．５
６を切換えるものである。７は、命令コード２０をデコ
ードし、各々の回路を制御する制御信号を送出するデコ
ード回路である。８及び９はレジスタ１及び２へのアド
レスを切換えるセレクタである。１０は、レジスタ１及
び２のアドレスを送出するアドレス発生回路であり、マ
イクロプログラムが、レジスタ１及び２をアクセスしな
い時のみ動作し、マイクロプログラムが、アクセスして
いる時は、動作を停止し、アクセスし終った後は、再び
停止時のアドレスから、＋１のアドレスを送出する回路
である。
７及びバス１８に送出するデータ１２，１５゜１６．５
６を切換えるものである。７は、命令コード２０をデコ
ードし、各々の回路を制御する制御信号を送出するデコ
ード回路である。８及び９はレジスタ１及び２へのアド
レスを切換えるセレクタである。１０は、レジスタ１及
び２のアドレスを送出するアドレス発生回路であり、マ
イクロプログラムが、レジスタ１及び２をアクセスしな
い時のみ動作し、マイクロプログラムが、アクセスして
いる時は、動作を停止し、アクセスし終った後は、再び
停止時のアドレスから、＋１のアドレスを送出する回路
である。
第２図は、命令コード２０の詳細を示す図であって、レ
ジスタ（ＲＥＧ ）Ａの内容とレジスタ（ＲＥＧ）Ｂの
内容を演算し、レジスタ（ｉＧ）Ｂへ演算結果を格納す
る場合の命令コードを示し、ビット０〜６でレジスタ（
ＲＥＧ）Ｂ 、ビット７〜１３で、レジスタ（ＲＥＧ）
Ａのアドレスを示す。また次の１４〜２２までのビット
により命令の種類、演算の種類を示すものとする。
ジスタ（ＲＥＧ ）Ａの内容とレジスタ（ＲＥＧ）Ｂの
内容を演算し、レジスタ（ｉＧ）Ｂへ演算結果を格納す
る場合の命令コードを示し、ビット０〜６でレジスタ（
ＲＥＧ）Ｂ 、ビット７〜１３で、レジスタ（ＲＥＧ）
Ａのアドレスを示す。また次の１４〜２２までのビット
により命令の種類、演算の種類を示すものとする。
第３図は、当該命令が実行される時のタイムチャートで
あり、以下各図を説明しながら本回路の動作を説明する
。第１図の回路は、以下のようにマイクロプログラムの
制御を行う。まず命令コード２０が、ＲＯＭより読出さ
れると、デコード回路７によりレジスタ（ＲＥＧ ）Ａ
及びＢの演算結果をレジスタ（ＲＥＧ）Ｂに格納する命
令であることを示す信号がデコード７より送出される。
あり、以下各図を説明しながら本回路の動作を説明する
。第１図の回路は、以下のようにマイクロプログラムの
制御を行う。まず命令コード２０が、ＲＯＭより読出さ
れると、デコード回路７によりレジスタ（ＲＥＧ ）Ａ
及びＢの演算結果をレジスタ（ＲＥＧ）Ｂに格納する命
令であることを示す信号がデコード７より送出される。
この時、第６図のタイムチャートに示すように命令コー
ドＩＢＯ〜６は、第６図のクロックＯ〜７までの間、送
出され、その時デコード回路７からの制御信号２２及び
２３によりレジスタ１のアドレスとしては、信号２５の
ＩＢ７〜１６をセレクタタイミング回路２４によって、
クロックＯ〜４捷での間送出する。また、クロック５〜
７０間は、より０〜６の信号２６をバス１３へ送る。レ
ジスタ２のアドレスとしては、ＩＢＯ〜６の信号２６を
クロック０〜７までの間バス１４へ送出する。
ドＩＢＯ〜６は、第６図のクロックＯ〜７までの間、送
出され、その時デコード回路７からの制御信号２２及び
２３によりレジスタ１のアドレスとしては、信号２５の
ＩＢ７〜１６をセレクタタイミング回路２４によって、
クロックＯ〜４捷での間送出する。また、クロック５〜
７０間は、より０〜６の信号２６をバス１３へ送る。レ
ジスタ２のアドレスとしては、ＩＢＯ〜６の信号２６を
クロック０〜７までの間バス１４へ送出する。
セレクタ３及び４は、セレクタ制御信号２７及び２８に
より、クロック０〜４までの間は、レジスタ１からレジ
スタＡのデータを、レジスタ２からはレジスタＢのデー
タを、バス１７、バス１８へ送出し、１７及び１Ｂが確
定している。その時演算回路５は、演算制御信号２９に
より指示された演算を行い、ＡＬＵＯＵＴ信号６０に、
演算結果を送出する。この演算結果を、クロック４でＡ
ＬＵレジスタ６にラッチすることにより、演算結果はＡ
ＬＵＢＵＳに載ることになる。ＡＬＵＢＵＳに載った演
算結果をクロック６のタイミングで送出されるレジスタ
書込み信号２１により、レジスタ１及び２のレジスタＢ
を示す同一アドレスに、同一データを書込むことになる
。回路１０は、アドレス発生制御信号３１により、レジ
スタ１及び２をアクセスしない命令の時、チェック用ア
ドレス３２ヲバス１３及ヒ１４のレジスタアドレスバス
に載せる。アドレス発生回路１０が動作している時のみ
、データ比較チェック回路１１が働き、レジスタ１のデ
ータとレジスタ２のデータをチェックする。
より、クロック０〜４までの間は、レジスタ１からレジ
スタＡのデータを、レジスタ２からはレジスタＢのデー
タを、バス１７、バス１８へ送出し、１７及び１Ｂが確
定している。その時演算回路５は、演算制御信号２９に
より指示された演算を行い、ＡＬＵＯＵＴ信号６０に、
演算結果を送出する。この演算結果を、クロック４でＡ
ＬＵレジスタ６にラッチすることにより、演算結果はＡ
ＬＵＢＵＳに載ることになる。ＡＬＵＢＵＳに載った演
算結果をクロック６のタイミングで送出されるレジスタ
書込み信号２１により、レジスタ１及び２のレジスタＢ
を示す同一アドレスに、同一データを書込むことになる
。回路１０は、アドレス発生制御信号３１により、レジ
スタ１及び２をアクセスしない命令の時、チェック用ア
ドレス３２ヲバス１３及ヒ１４のレジスタアドレスバス
に載せる。アドレス発生回路１０が動作している時のみ
、データ比較チェック回路１１が働き、レジスタ１のデ
ータとレジスタ２のデータをチェックする。
以上の如き、本実施例によれば、マシンサイクルに対し
て比較的遅いアクセスタイムを持つレジスタやメモリで
も、レジスタ間の演算命令を１マシンサイクル内で実行
可能にすることができる。
て比較的遅いアクセスタイムを持つレジスタやメモリで
も、レジスタ間の演算命令を１マシンサイクル内で実行
可能にすることができる。
本発明によれば、マイクロプログラム制御によりレジス
タとレジスタの演算を行う場合、２つのレジスタのアド
レス及びデータバスを共有して、時分割にて、レジスタ
をアクセスする制御方式に比較して、同一アクセスタイ
ムのレジスタを使用して、前記方式のマシンサイクルよ
り高速なマイクログログ２ム制御を行うことが可能であ
り、また、レジスタアクセスのあき時間を見つけて、レ
ジスタのデータの比較チェック全行うため、信頼性向上
の効果がある。
タとレジスタの演算を行う場合、２つのレジスタのアド
レス及びデータバスを共有して、時分割にて、レジスタ
をアクセスする制御方式に比較して、同一アクセスタイ
ムのレジスタを使用して、前記方式のマシンサイクルよ
り高速なマイクログログ２ム制御を行うことが可能であ
り、また、レジスタアクセスのあき時間を見つけて、レ
ジスタのデータの比較チェック全行うため、信頼性向上
の効果がある。
第１図は、本発明の一実施例であるマイクロプログラム
制御回路のブロック図である。第２図は、第１図に示し
た実施例による命令コードの概略図であり、第３図は、
前記実施例のタイムチャート概略図である。 １及び２ レジスタ、３及び４・セレクタ、５・演算回
路（ＡＬ’Ｕ）、６− ＡＬＩＪＲＥＧ。 ７・・デコード回路、 ８及び９ ・レジスタアドレスセレクタ、１０ アドレ
ス発生回路、１トデ一タ比較チエツク回へ１２ ＡＬＵ
バス、１６及び１４ ・レジスタアドレスバス、１５及
び１６・・レジスタデータバス、１７・・・バス、 １
Ｂ・・バス、 １９・・データ比較チェック回路制御信号、２Ｑ ・命
令コード、２１ レジスタ書込み信号、２２．２３．２
７及び２８・・セレクタ制御信号、２４ セレクタタイ
ミング回路、 ２５・・命令コードビット７〜１６． ２６・・・命令コードビット０〜６． ２９・演算制御信号、 ３０−ＡＬＵＯＵＴ信号、６ト
アドレス発生制御信号、
制御回路のブロック図である。第２図は、第１図に示し
た実施例による命令コードの概略図であり、第３図は、
前記実施例のタイムチャート概略図である。 １及び２ レジスタ、３及び４・セレクタ、５・演算回
路（ＡＬ’Ｕ）、６− ＡＬＩＪＲＥＧ。 ７・・デコード回路、 ８及び９ ・レジスタアドレスセレクタ、１０ アドレ
ス発生回路、１トデ一タ比較チエツク回へ１２ ＡＬＵ
バス、１６及び１４ ・レジスタアドレスバス、１５及
び１６・・レジスタデータバス、１７・・・バス、 １
Ｂ・・バス、 １９・・データ比較チェック回路制御信号、２Ｑ ・命
令コード、２１ レジスタ書込み信号、２２．２３．２
７及び２８・・セレクタ制御信号、２４ セレクタタイ
ミング回路、 ２５・・命令コードビット７〜１６． ２６・・・命令コードビット０〜６． ２９・演算制御信号、 ３０−ＡＬＵＯＵＴ信号、６ト
アドレス発生制御信号、
Claims (1)
- マイクロプログラムにより制御される制御回路であって
、同一アドレスに同一データが書込まれる複数のレジス
タ群と、該複数のレジスタ群の演算を行う時に、一方の
レジスタ群から送出されるデータと他方のレジスタ群よ
り送出さされるデータが各々載るバスとを設けて演算を
行い、又、当該二重化レジスタのデータを、マイクロプ
ログラムによりアクセスしない時は、比較チェックを行
なう比較回路を設けたことを特徴とするマイクロプログ
ラム制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23972683A JPS60132239A (ja) | 1983-12-21 | 1983-12-21 | マイクロプログラム制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23972683A JPS60132239A (ja) | 1983-12-21 | 1983-12-21 | マイクロプログラム制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60132239A true JPS60132239A (ja) | 1985-07-15 |
Family
ID=17049007
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23972683A Pending JPS60132239A (ja) | 1983-12-21 | 1983-12-21 | マイクロプログラム制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60132239A (ja) |
-
1983
- 1983-12-21 JP JP23972683A patent/JPS60132239A/ja active Pending
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