JPS60132242A - プログラム制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、一連の命令群を、予め設定した回数分高速に
くりかえし実行するだめのプログラム制御装置に関する
ものである。

従来例の構成とその問題点 近年、半導体技術の急速な発展により、マイクロプロセ
ッサは捷すまず高機能化、高速化される方向にある。こ
の一つの例がディジタル信号処理に適した構造を待つデ
ィジタルシグナルプロセッサ（以下ＤＳＰと記す）であ
る。ＤＳＰはディジタル信号処理の大きな特徴である。

Ｚ−Σｘ　ｙ、　・・・・・・・・・・・・　（１）−
１１ の積和演算を高速に計算できるように演算部を構成しで
ある。第１図にこの一例を示す。第１図において１，２
はメモリであシ３，４はそれぞれメモリ１．２に対して
アドレスを与えるポインタである。５はメモリ１．メモ
リ２の出力間で乗算を行う乗算器であり、６は加算器で
ある。７は加算器６の出力を累積してゆくアキュムレー
タである。

次に第１図の動作について説明する。（１）式において
ｘｏ　はメモリ１にｙｏはメモリ２に夫々格納しておく
。そしてポインタ３．ポインタ４か窟し示すアドレスの
ｘｉ　＋　’ｌ　ｉ　を夫々読み出して乗算器６でＸ、
ｙｉ　をめる。寸だそれと並行して前回乗算？ｓ’ｉ５
でめたＸ□−１７ｉ−１とアキュムレータ７の内容を加
える。すなわち乗算器５と加算器６を並行に動作させパ
イプライン処理を行う。この結果、最終的にアキュムレ
ータ７に（１）式のＺがまる。

しかしなから（１）式を実行するためには、Ｘ□ｙ工を
ｎ回実行したかを判定する必要がある。従来はこの判定
も第１図に示す演算部で行っていたため、この判定を行
う時点でパイプライン処理は連続とはならず、高速演算
処理を目的とした第１図の演算部の特徴は十分に活かさ
れていなかった。

発明の目的 本発明は上記従来の問題点を解消するもので、高速演算
処理を目的としたＤＳＰのようなプａセノザにおいて、
その演算部の特徴を十分に活かすことのできるプログラ
ム制御装置を提供する事を目的とする。

発明の構成 本発明は、プログラムの繰返し実行を指示する１ビット
のループピノ）・を含む命令コードからなるプログラム
を記憶するプログラムメモリと、前記プログラムメモリ
の出力を一時記憶する命令レジスタと、前記命令レジス
タの出力の一部及び後述のスタックのスタックトップ」
二のデータでプリセットされ前記プログラムメモリにマ
ドレスを与えるプログラムカウンタと、前記命令レジス
タ内の命令コードに含まれるループ回数及び前記プログ
ラムカウンタの出力であるアドレスを記１意するスタッ
クと、前記スタックにアドレスを力よるスタックポイン
タと、ｔｌＪ言己スタックトップ」二のデータの中でル
ープ回数の部分を読出して１だけ減じると共にその結果
が零であるか否かの判定信号を出力するデクリメンタと
、前記命令レジスタ内の命令コード、前記デクリメンタ
からの判定信号及び外部から力えられる条件に基き、制
御信号を出力する制御部とを備えたプログラム制御装置
であり、演算とプログラムの繰返し実行の判定を並行し
て行う事により演算部の使用効率を上げると共に、繰返
しを行うプログラムの先頭アドレスをスタック上に格納
する事により、短い命令語長でこれを実現すると共に、
多重の繰返し処理も可能とすることができるものである
。

実施例の説明 第２図に本発明の一実施例を示す。第２図において１Ｑ
は命令コードを記憶するプログラムメモリ、１１はプロ
グラムメモリ１０にアドレスを与えるプログラムカウン
タ、１２はプログラムメモＩＪ　１０の内容を一時記憶
する命令レジスタ、１３はスタックでありプログラムカ
ウンタ１１の値を記憶する部分と、命令レジスタ１２内
の命令コードに含才れるループ回数を記憶する部分とか
ら構成される。１４はスタック１３にアドレスを与える
スタックポインタ、１６はスタ・ツク１３内のループ回
数を１だけ減じその結果が０か否かを判定するデクリメ
ンタ、１６は命令レジスタ１２内の命令コード、デクリ
メンタ１６で１だけ減じられたスタック１３の内容７％
Ｑか否かどうかの判定結果及び制御部外から辱えられる
外部条件に基き制御信号を出力する制御部である。

以上のように構成された本実施例のプログラム制御装置
について、以下その動作を説明する。プログラムメモリ
１０内には第３図に示すような命令コードを含む種々の
命令コードが記憶されている。

以　下　余　白 命令コード１７が制御部１６で解読されると、第１表の
ａに示すようにスタックポインタ１４が１減じられその
アドレスのスタック１３に命令コード１了内に含捷れる
ループ回数及びプログラムカウンタ１１の値が格納され
る。ここでこの命令が実行される時プログラムカウンタ
１１の値は次のアドレスをさし示している。

命令コード１８が制御部１６で解読されると命令コード
１８内のループビット及びデクリメンタの結果によって
第１表のｂ　−ｏ　、ｂ−１，ｂ−２に示すように本プ
ログラム制御装置は動作する。

ループビットがＯの噸第１表でｂ−Ｏの場合）は命令コ
ード１８内の演算指示部で指示される演話が演算対象指
示部で指示される演算対象に施される。ループビットが
１の時は上述の演算動作と並行して次に述べる動作が行
われる。先ずスタック１３のスタックトップのデータを
読出しスタックトップ上にあるループ回数を１減じる。

そしてその結果が零である時には、ループが規定回数分
終了しているので、スタックポインタ１４に１を加える
。（第１表のｂ−１）またこの時プログラムカウンタ１
１は通常の動作を行い、その値を１だけインクリメンｔ
・する。スタック１３のスタックトップのデータを読出
し、スタックトップ上にあるループ回数を１減じた結果
が非零の時には、ループが１だ規定回数分終了していな
いので減じた結果を再びスタック１３に書き込む。また
先程読出したスタックトップのデータの中でアドレスの
部分をプログラムカウンタ１１にセクトする（第１表の
ｂ−２）。このようにして演算とループ終了か否かの判
定及び戻りアドレスのセクトを並行して行う。

命令コード１９が制御部１６で解読されると、第１表の
ｃ−０，ｃ−１に示すように動作する。

ループビットがＯの時には、命令コード１９の条件分岐
指示部内で指示される外部条件をテストン条件が成立す
れば命令コード−ｆ９内の分岐アドレスをプログラムカ
ウンタ１１にセットする。ループビットが１の時には上
述の分岐動作と共にスタックポインタ１４に１を加える
。

次に第３図に示したような命令コードを用いてプログラ
ムを作成し、第２図に示すプログラム制御装置を動作さ
せた時の処理の流れを第４図に示す。第３図で処理２○
は命令コード１７を実行する事によシ、処理２１はルー
プビットを０とした命令コード１８の集りを実行する事
により、処理２２はループビットを１とした命令コード
１８を実行する事によりそれぞれ処理される。処理２１
の演算処理と処理２２中の演算処理は連続して実行でき
、丑だループ続行か否かの判定も演算処理と並行して行
っているので、演算装置をパイプライン処理化している
時でもその特徴を十分に活かす事ができる。

第５図は第２図に示すプログラム制御装置で多重ループ
処理を行う時の処理の流れを示す。処理２３、処理２４
の内容は処理２０と全く同じであシ、処理２５．処理２
６も処理２２内と全く同じである。処理２３では大きな
ループのループ回数及び戻り番地をスタック１３に格納
している。処理２４では小さなループのループ回数及び
戻り番地をスタック１３に格納しているが、スタック１
３はＦＩＬＯ（ファースト・イン・ラスト・アウト）型
式なので処理２３で格納した、ループ回数及び戻り番地
は保存されている。処理２５では小ループを続行するか
否かの判定を行う。処理２５で小ループを脱した時のス
タック１３のスタックトップは大ループのループ回数及
び戻り番地となっているので処理２６では大ループを続
行するか否かの判定が行える。このように、第２図に示
したプログラム制御装置では最大スタック１３のレベル
数分だけのループ処理が容易に実現できる。

第６図は第２図に示すプログラム制御装置で、ループ回
数分処理を行う以前にそのループを脱する時の処理の流
れを示す。処理２７は処理２０に、処理２８は処理２２
と全く同じである。処理２７でループ回数及び戻り番地
をスタック１３に格納する。処理２９はループビットを
Ｏとした命令コード１８を組合わしたものが実行される
。処理３Ｏはループビットを１とした命令コード１９が
実行される。外部祭件を制御部１６でテストし、条件が
成立した時にはループ処理を脱する事ができる。

しかもこの時、スタックポインタに１を加えているため
に、第６図に示した処理が多重ループ内のひとつのルー
プであった場合でも、多重ループ処理全体は正常に実行
されることができる。

発明の効果 本発明のプログラム制御装置は、プログラムの繰返し実
行を指示する１ビツトのループビットを含む命令コード
からなるプログラムを記憶するプログラムメモリと、前
記プログラムメモリの出力を一時記憶する命令レジスタ
と、前記命令レジスタ内の命令コードの一部及び後述の
スタックのスタックトップ上のデータでプリセットされ
前記プログラムメモリにアドレスを与えるプログラムカ
ウンタと、前記命令レジスタ内の命令コードに含捷れる
ループ回数及び前記プログラムカウンタ内のアドレスを
記憶するスタックと、前記スタックにアドレスを与える
スタックポインタと、前記スタックのスタックトップ上
のデータの中でループ回数の部分を読出して１だけ減じ
ると共にその結果が零であるか否かの判定信号を出力す
るデクリメンタと、前記命令レジスタ内の命令コード、
前記デクリメンタからの判定信号及び外部から与えられ
る条件に基き制御信号を出力する制御部とを設ける事に
より、プログラムの繰返し実行の制御を演算部での処理
と並行して行い演算部の使用効率を上げる。また繰返し
を行うプログラムの先頭アドレスをスタック上に格納し
ているので、命令コードに先頭アドレスのだめのフィー
ルドを設ける必要がなく短い語長でこれを実現している
と共に、多重ループとなった繰返し処理も容易に実現で
きる。１だ多重ループを構成する１つのループ内で条件
分岐命令を実行する事も出来、分岐先が、そのループよ
りひとつ大きなループ内である限り何らの支障はなく、
その実用的効果は太きい。

【図面の簡単な説明】

第１図はディジタル信号処理プロセッサの演算部を示す
ブロック図、第２図は本発明の一実施例におけるプログ
ラム制御装置を示すブロック図、第３図は命令コードの
フォーマント図、第４図。 第５図、第６図は第２図の実施例で実現される処理の流
れを示すフローチャートである。 １Ｏ・・・・・プログラムメモリ、１１・・・・プログ
ラムカウンタ、１２・・・・・・命令レジスタ、１３・
川・・スタック、１４・・・・・・スタックポインタ、
１５・・・・・デクリメンタ、１６・・・・・・制御部
。 代理人の氏名　弁理士　中　尾　敏　男　ほか１名＠１
図 第２図 ψｊ叫舖号 第３図 第 第６図

Claims (1)

【特許請求の範囲】
1. プログラムの繰返し実行を指示する１ビツトのループビ
   ットを含む命令コードからなるプログラムを記憶するプ
   ログラムメモリと、前記プログラムメモリの出力である
   命令コードを一時記憶する命令レジスタと、前記命令レ
   ジスタ内の命令コードの一部及びスタックのスタックト
   ップ上のデータでプリセットされ前記プログラムメモリ
   にマドレスを力えるプログラムカウンタと、前記命令レ
   ジス′り内の命令コードに含まれるループ回数及び前記
   プログラムカウンタ内のアドレスを記憶するスタックと
   、前記スタックにアドレスを与えるスタックポインタと
   、前記スタックのスタックトップ上のデータの中でルー
   プ回数の部分を読出して１だけ減じると共に、その結果
   が零であるか否かの判定信号を出力するデクリメンタと
   、前記命令レジスタ内の命令コード、前記デクリメンタ
   からの判定信号及び外部必・ら与えられる条件に基き、
   制御信号を出力する制御部とを備えたことを特徴とする
   プログラム制御装置。