JPS6013307B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS6013307B2 JPS6013307B2 JP54029678A JP2967879A JPS6013307B2 JP S6013307 B2 JPS6013307 B2 JP S6013307B2 JP 54029678 A JP54029678 A JP 54029678A JP 2967879 A JP2967879 A JP 2967879A JP S6013307 B2 JPS6013307 B2 JP S6013307B2
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- JP
- Japan
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- electrode
- flip
- chip
- carrier
- package
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/071—Connecting or disconnecting
- H10W72/073—Connecting or disconnecting of die-attach connectors
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W70/00—Package substrates; Interposers; Redistribution layers [RDL]
- H10W70/60—Insulating or insulated package substrates; Interposers; Redistribution layers
- H10W70/67—Insulating or insulated package substrates; Interposers; Redistribution layers characterised by their insulating layers or insulating parts
- H10W70/68—Shapes or dispositions thereof
- H10W70/681—Shapes or dispositions thereof comprising holes not having chips therein, e.g. for outgassing, underfilling or bond wire passage
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- H10W72/072—Connecting or disconnecting of bump connectors
- H10W72/07251—Connecting or disconnecting of bump connectors characterised by changes in properties of the bump connectors during connecting
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- H10W72/30—Die-attach connectors
- H10W72/351—Materials of die-attach connectors
- H10W72/352—Materials of die-attach connectors comprising metals or metalloids, e.g. solders
Landscapes
- Wire Bonding (AREA)
- Junction Field-Effect Transistors (AREA)
Description
【発明の詳細な説明】
この発明はフリツプチツプ型トランジスタをパッケージ
或いはキャリアに接着して構成する半導体装置の製造方
法に関するものである。
或いはキャリアに接着して構成する半導体装置の製造方
法に関するものである。
以下、ヒ化ガリウム（ＧａＡｓ）を用いた藤型ショット
キーバリアゲート形電界効果トランジスタ（以下「Ｇａ
船ＳＢＦＥＴ」と略称する）を例にとって説明する。
キーバリアゲート形電界効果トランジスタ（以下「Ｇａ
船ＳＢＦＥＴ」と略称する）を例にとって説明する。
第１図および第２図はフリップチップ型ＧａＡＳＳＢＦ
ＥＴの一般的な構成を示し、第１図はその平面図、第２
図は第１図におけるローロ線での断面図である。
ＥＴの一般的な構成を示し、第１図はその平面図、第２
図は第１図におけるローロ線での断面図である。
図において、１は半絶縁性のＧａＡｓ基板、２はこの基
板１上に選択的にェピタキシャル成長させてなる能動層
、３および４はこの能動層２上にこれとオーム接触する
ように形成されたソース電極およびドレィン電極、５は
ソース電極３とドレィン電極４との間の能動層２上にこ
れとショットキ接触を有するように形成されたゲート電
極で、そのボンディングパッド部は前記基板１上にある
。
板１上に選択的にェピタキシャル成長させてなる能動層
、３および４はこの能動層２上にこれとオーム接触する
ように形成されたソース電極およびドレィン電極、５は
ソース電極３とドレィン電極４との間の能動層２上にこ
れとショットキ接触を有するように形成されたゲート電
極で、そのボンディングパッド部は前記基板１上にある
。
６，７および８は前記ソース、ドレィンおよびゲート各
電極３，４および５のボンディングパッド上に電解金メ
ッキ法によって選択的に形成された厚メッキ電極である
。
電極３，４および５のボンディングパッド上に電解金メ
ッキ法によって選択的に形成された厚メッキ電極である
。
以上のようにして得られたフリップチップ型Ｇａ瓜ＳＢ
ＦＥＴは従来第３図および第４図に示すようにフリップ
チップ用キャリア上に搭載される。
ＦＥＴは従来第３図および第４図に示すようにフリップ
チップ用キャリア上に搭載される。
第３図および第４図はフリップチップ用キャリア上にＧ
ａＡｓＳＢＦＥＴチップを接着した時の構成を示し、第
３図はその平面図、第４図は第３図におけるＷ−の線で
の断面図である。第３図および第４図において、９は前
記第１図および第２図に示したソース噂メッキ電極６、
ドレィン厚メッキ電極７およびゲート厚メッキ電極８を
もつフリップチップ型ＧａＡＳＳＢＦＥＴチップ「 １
０‘まフリップチップ用キャリアの本体を示しており、
ヒートシンクを兼ねたソース電極端子の機能を果すため
前記ソース厚メッキ電極６が接着され、また肌Ｃ基板１
１，！３のドレィン〜ゲート各電極端子となるストリッ
プライン１２，１４上には前記ドレィン「ゲート各厚メ
ッキ電極７，８が各々加熱圧着される。
ａＡｓＳＢＦＥＴチップを接着した時の構成を示し、第
３図はその平面図、第４図は第３図におけるＷ−の線で
の断面図である。第３図および第４図において、９は前
記第１図および第２図に示したソース噂メッキ電極６、
ドレィン厚メッキ電極７およびゲート厚メッキ電極８を
もつフリップチップ型ＧａＡＳＳＢＦＥＴチップ「 １
０‘まフリップチップ用キャリアの本体を示しており、
ヒートシンクを兼ねたソース電極端子の機能を果すため
前記ソース厚メッキ電極６が接着され、また肌Ｃ基板１
１，！３のドレィン〜ゲート各電極端子となるストリッ
プライン１２，１４上には前記ドレィン「ゲート各厚メ
ッキ電極７，８が各々加熱圧着される。
以上のように構成されるフリップチップ型Ｇａ船ＳＢＦ
ＥＴの動作機構については周知であるからあらためて述
べないが、通常のアップサイドアップ（ｕｐｓｉｄｅｕ
ｐ）型Ｇａ母ＳＢＦＥＴではボンディングにリード線を
用いているのに対して「フリップチップ型ＧａＡｓＳＢ
ＦＥＴではリード線を全く用いないために、ィンダクタ
ンス成分が非常に小さくなり、特に増幅器として利用す
る場合には、ソ−スィンダクタンスの減少が増幅利得の
向上に直接結びつくことから高利得化に有効である。
ＥＴの動作機構については周知であるからあらためて述
べないが、通常のアップサイドアップ（ｕｐｓｉｄｅｕ
ｐ）型Ｇａ母ＳＢＦＥＴではボンディングにリード線を
用いているのに対して「フリップチップ型ＧａＡｓＳＢ
ＦＥＴではリード線を全く用いないために、ィンダクタ
ンス成分が非常に小さくなり、特に増幅器として利用す
る場合には、ソ−スィンダクタンスの減少が増幅利得の
向上に直接結びつくことから高利得化に有効である。
しかし乍ら、一方ではチップ９をキャリア１０１こ均一
に接着するためには、このキャリア１０のドレィンおよ
びゲート各側のＭＣ基板１１，１３の厚さ、ならびにソ
ース側突部の高さを可及的に等しくする必要があり、そ
の最大公差は土０．００５肋程度であって、これは一般
的な機械加工精度に比較して、桁はずれに厳しい値であ
ることから、製作が極めて困難で量産性に乏しいという
不都合を有するものであった。この発明はこのような点
に鑑みてなされたものであって、チップの電極或いは厚
メッキ電極上に付加電極を加熱圧着し、キャリアの電極
端子と付加電極とを半田付けすることによって、量産性
にすぐれたフリツプチップ型トランジスタ装置を得るこ
とを目的とするものである。
に接着するためには、このキャリア１０のドレィンおよ
びゲート各側のＭＣ基板１１，１３の厚さ、ならびにソ
ース側突部の高さを可及的に等しくする必要があり、そ
の最大公差は土０．００５肋程度であって、これは一般
的な機械加工精度に比較して、桁はずれに厳しい値であ
ることから、製作が極めて困難で量産性に乏しいという
不都合を有するものであった。この発明はこのような点
に鑑みてなされたものであって、チップの電極或いは厚
メッキ電極上に付加電極を加熱圧着し、キャリアの電極
端子と付加電極とを半田付けすることによって、量産性
にすぐれたフリツプチップ型トランジスタ装置を得るこ
とを目的とするものである。
第５図ａないしｄはこの発明の一実施例によるフリツプ
チップ型ＧａＡｓＳ８ＦＥＴの製造工程を順次に表わし
ており、図中、前記第１図ないし第４図と同一符号は同
一または相当部分を示している。
チップ型ＧａＡｓＳ８ＦＥＴの製造工程を順次に表わし
ており、図中、前記第１図ないし第４図と同一符号は同
一または相当部分を示している。
第６図ａないしｄにおいて、この実施例は図ａに示され
ているように、各々にストリップライン１２，１４をも
つ肌Ｃ基板１１，１３の厚さよりも本体１０のソース厚
メッキ電極６を接着する突部１５の高さが高く形成され
ており、チップ９のソース「ドレィンおよびゲート各厚
メッキ電極６，７および８上に図ｂにみられるようにそ
れぞれ厚メッキ電極６，７，８の端面より突出したりボ
ン状の金を加熱圧着して付加電極１６，１７，亀８を形
成する。
ているように、各々にストリップライン１２，１４をも
つ肌Ｃ基板１１，１３の厚さよりも本体１０のソース厚
メッキ電極６を接着する突部１５の高さが高く形成され
ており、チップ９のソース「ドレィンおよびゲート各厚
メッキ電極６，７および８上に図ｂにみられるようにそ
れぞれ厚メッキ電極６，７，８の端面より突出したりボ
ン状の金を加熱圧着して付加電極１６，１７，亀８を形
成する。
次いで図ｃに示したようにキャリアＩＱのソース、ドレ
ィンおよびゲート各電極端子上に半田１９，２０および
２１を溶融滴下し「 さらにその後、前記フリップチッ
プ型ＧａＡＳＳＢＦＥＴチップ９の位層合わせを行ない
、加圧しながら半田付けをすることにより、図ｄに示す
ように、各電極端子１５，１２および１４上の半田竃９
，２０および２１が押し潰されて、自動的に高さ調整が
なされ、同時に強固な薮着がなされる。このとき付加電
極竃６，１７，１８は、余分の半田がチップ９の厚メッ
キ電極６，７，８以外の部分に流出付着するのを防止す
る。この実施例では、キャリア本体１０の突部１５の上
面と、各々のＭＩＣ基板１１，１３の上面とに段差を有
していても、突部１５ストリップライン１２，１４上に
介在される半田１９，２０および２ １の働きによって
フリップチップ型ＧａＡＳＳＢＦＥＴチップ９の各厚メ
ッキ電極６，７および８を、これに対応する本体ＩＱの
各電極端子であるところの突部１５およびストリップラ
イン１２，１４に均一に接着することができ、これによ
ってキャリア本体１０、ひいてはチップ９の加工精度を
厳しく維持しなくてすみ、この種の高利得性をもつフリ
ップチップ型ＧａＡｓＳＢＦ８Ｔを簡単一に再現性よく
安定的に製作し得る。
ィンおよびゲート各電極端子上に半田１９，２０および
２１を溶融滴下し「 さらにその後、前記フリップチッ
プ型ＧａＡＳＳＢＦＥＴチップ９の位層合わせを行ない
、加圧しながら半田付けをすることにより、図ｄに示す
ように、各電極端子１５，１２および１４上の半田竃９
，２０および２１が押し潰されて、自動的に高さ調整が
なされ、同時に強固な薮着がなされる。このとき付加電
極竃６，１７，１８は、余分の半田がチップ９の厚メッ
キ電極６，７，８以外の部分に流出付着するのを防止す
る。この実施例では、キャリア本体１０の突部１５の上
面と、各々のＭＩＣ基板１１，１３の上面とに段差を有
していても、突部１５ストリップライン１２，１４上に
介在される半田１９，２０および２ １の働きによって
フリップチップ型ＧａＡＳＳＢＦＥＴチップ９の各厚メ
ッキ電極６，７および８を、これに対応する本体ＩＱの
各電極端子であるところの突部１５およびストリップラ
イン１２，１４に均一に接着することができ、これによ
ってキャリア本体１０、ひいてはチップ９の加工精度を
厳しく維持しなくてすみ、この種の高利得性をもつフリ
ップチップ型ＧａＡｓＳＢＦ８Ｔを簡単一に再現性よく
安定的に製作し得る。
なお、前記実施例は、付加電極をソース・ドレィンおよ
びゲート電極に夫々配した場合であるがソース電極のみ
に適用してもよく、また付加電極の数も１個以上複数個
として着支えなく、かつ、材質についても、金「アルミ
など用途に応じて適宜に選択できる。
びゲート電極に夫々配した場合であるがソース電極のみ
に適用してもよく、また付加電極の数も１個以上複数個
として着支えなく、かつ、材質についても、金「アルミ
など用途に応じて適宜に選択できる。
そしてまた前記実施例ではＧａ松を用いた横型ショット
キバリアゲート型電界効果トランジスタに適用した場合
について述べたが、その他すべてのフリップチツブ型ト
ランジス外こ適用できることは勿論である。
キバリアゲート型電界効果トランジスタに適用した場合
について述べたが、その他すべてのフリップチツブ型ト
ランジス外こ適用できることは勿論である。
第１図は一般的なフリップチッブ型ＧａＡＳＳＢＦＥＴ
チップの構成を示す平面図、第２図は第１図ローＤ線部
の断面図、第３図は従来のフリツプチツブ型ＧａＡｓＳ
ＢＦＥＴをフリツブチツプキヤＩＪァ上に接着したもの
の構成を示す平面図、第４図は第３図Ｗ−Ｎ線部の断面
図、第５図ａないしｄはこの発明をフリップチッブ型Ｇ
ａＡｓＳＢＦＥＴに適用した場合の一実施例による製造
工程を順次に示す各断面図である。 図中、１はＧａＡｓ基板、２は能動層〜 ３はソース電
極、４はドレィン電極、５はゲート電極、６はソース厚
メッキ電極、れまドレィン厚メッキ電極、８はゲート厚
メッキ電極、９はフリップチップ型Ｇａ偽ＳＢＦＥＴチ
ップ、１０はキャリア本体、１１‘まドレィン側ＭＩＣ
基板、１２はストリップライン「 １３はゲート側肌Ｃ
基板、１４はストリップライン、１５は突部、１６はソ
ース側付加電極、１７はドレイン側付加電極、１８はゲ
ート側付加電極、翼９はソース側半田、２０はドレィン
側半田、２１はゲ−ト側半田を示す。 尚、各図中同一符号は同一または相当部分を示す。第１
図 第２図 第３図 第４図 第５図
チップの構成を示す平面図、第２図は第１図ローＤ線部
の断面図、第３図は従来のフリツプチツブ型ＧａＡｓＳ
ＢＦＥＴをフリツブチツプキヤＩＪァ上に接着したもの
の構成を示す平面図、第４図は第３図Ｗ−Ｎ線部の断面
図、第５図ａないしｄはこの発明をフリップチッブ型Ｇ
ａＡｓＳＢＦＥＴに適用した場合の一実施例による製造
工程を順次に示す各断面図である。 図中、１はＧａＡｓ基板、２は能動層〜 ３はソース電
極、４はドレィン電極、５はゲート電極、６はソース厚
メッキ電極、れまドレィン厚メッキ電極、８はゲート厚
メッキ電極、９はフリップチップ型Ｇａ偽ＳＢＦＥＴチ
ップ、１０はキャリア本体、１１‘まドレィン側ＭＩＣ
基板、１２はストリップライン「 １３はゲート側肌Ｃ
基板、１４はストリップライン、１５は突部、１６はソ
ース側付加電極、１７はドレイン側付加電極、１８はゲ
ート側付加電極、翼９はソース側半田、２０はドレィン
側半田、２１はゲ−ト側半田を示す。 尚、各図中同一符号は同一または相当部分を示す。第１
図 第２図 第３図 第４図 第５図
Claims (1)
- １ パツケージあるいはキヤリア上に複数の厚メツキ電
極が形成されたフリツプチツプ型トランジスタを装着す
るものにおいて、上記パツケージあるいはキヤリアの１
の電極端子を他の電極端子よりも高く形成すると共に、
この１の電極端子に対応する上記フリツプチツプ型トラ
ンジスタの厚メツキ電極にこの厚メツキ電極より面積の
大きな付加電極を設け、この付加電極と上記１の電極端
子との間に溶融した半田を介在せしめ、上記フリツプチ
ツプ型トランジスタの他の厚メツキ電極と上記パツケー
ジあるいはキヤリアの他の電極端子とを電気的に接触す
る位置まで上記フリツプチツプ型トランジスタを上記パ
ツケージあるいはキヤリアに押しつけて上記溶融したハ
ンダを押し潰すようにしたことを特徴とした半導体装置
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP54029678A JPS6013307B2 (ja) | 1979-03-13 | 1979-03-13 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP54029678A JPS6013307B2 (ja) | 1979-03-13 | 1979-03-13 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS55121656A JPS55121656A (en) | 1980-09-18 |
| JPS6013307B2 true JPS6013307B2 (ja) | 1985-04-06 |
Family
ID=12282765
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP54029678A Expired JPS6013307B2 (ja) | 1979-03-13 | 1979-03-13 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6013307B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4380114A (en) * | 1979-04-11 | 1983-04-19 | Teccor Electronics, Inc. | Method of making a semiconductor switching device |
-
1979
- 1979-03-13 JP JP54029678A patent/JPS6013307B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS55121656A (en) | 1980-09-18 |
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