JPH01296486A - 多ポートｒａｍ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、データの読み出しと書き込みを独立にもしく
は並列的に行い得る多ポートＲＡＭ　（ランダム・アク
セス・メモリ）、さらにはそれにおけるデータの高速読
み出し技術に関し、例えはスタティック型メモリセルを
有する多ポートＲＡＭに適用して有効な技術に関するも
のである。

〔従来技術〕

マイクコンピュータさらには中小型コンピュータなどに
おける演算処理速度の高速化を図るためにスタティック
型多ポートＲＡＭを用いることができる。

このスタティック型多ポートＲＡＭは、スタティックラ
ッチ回路のデータ入出力端子に書き込みトランスファゲ
ートと読み出しトランスファゲートとを結合して成る複
数個のメモリセルを持ち、書き込みアドレスによって選
択されるメモリセルの書き込みトランスファゲートが結
合される書き込みビット線に書き込みデータを与えるた
めの書き込み系と、読み出しアドレスによって選択され
るメモリセルの読み出しトランスファゲートから読み出
しビット線に与えられるデータを外部に読み出すための
読み出し系とを夫々専用に持ち、データの書き込み動作
と読み出し動作を非同期で独立に行い得るようになって
いる。

尚、スタティック型多ポートＲＡＭについて記載された
文献の例としては、１９８７年１１月に発行されたｒＶ
ＬＳＩ　　ＳＹＳＴＥＭＳ　　ＤＥＳＩＧＮＪのＰ２Ｏ
−Ｐ６５に記載されたｒＥｍ　ｂｅｄｄａｄ　　ＲＡＭ
　　ｉｎ　　Ｇａｔｅ　　Ａｒｒａｙｓ：Ｃｏｎｆｉｇ
ｕｒａｂｉｌｉｔｙ　　ａｎｄＴｓｓｔａｂｉｌｉｔｙ
Ｊがある。

〔発明が解決しようとする課題〕

本発明者はスタティック型多ポートＲＡＭにおけるデー
タ読み出し動作の高速化について検討した。

データの書き込み動作と読み出し動作を非同期で独立に
行い得るスタティック型多ポートＲＡＭでは同一メモリ
セルに対して概ね同しタイミングで書き込み動作と読み
出し動作が行われる場合がある。これを考慮すると、多
くの場合そうであるように書き込み優先の下では、スタ
ティック型多ボー１−　ＲＡ　Ｍのアクセスタイムは、
アクセス対象メモリセルに書き込まれた情報か再び読み
出されるまでの時間に律則される。即ち、同一メモリセ
ルに同じタイミングで書き込み動作と読み出し動作が行
われない場合のアクセスタイムもその遅いアクセスタイ
ムに拘束されて、多ボー１−　ＲＡ　Ｍにおしづるタイ
ミング規約上の全体的なアクセスタイムが遅くなる。

この全体的なアクセスタイムの遅れを解消するには、読
み出しアドレスと書き込みアドレスを監視して両者が近
接してきたときに警報を発し、同一メモリセルへの同時
アクセスを禁止制御するようにずればよいが、そのよう
な手法では多ポートＲＡＭのアクセスに対する制限条件
が加わり、この制限条件を満足するためのアクセス制御
が複雑になると共に多ボー１−　ＲＡ　Ｍの使い勝手が
悪くなるという欠点があった。

このように従来の多ポートＲＡＭでは、これを高速アク
セスで利用しようとすると同一メモリセルへの書き込み
及び読み出しの同時アクセスを禁止制御するという制限
条件を設けなければならなくなり、逆にこの制限条件を
無視するとデータの読み出し動作速度を低下させなけれ
ばならないという問題点のあることが本発明者によって
明らかにされた。

さらに本発明者は、スタティック型多ポートＲＡＭにお
ける低消費電力やデータ読み出し動作時の誤書き込み防
止などの観点からビット線やコモンデータ線を相対的に
レベルの高い一方の電源電圧レベルにプリチャージする
ことを検討し、これに伴って、上記電源電圧にプリチャ
ージされているビット線にメモリセルデータに応する微
小な電位変化をそのまま与えられるようなメモリセル構
造や、電源電圧近傍におけるビット線の電位差を高速に
検出してこれを増幅出力することができるセンスアンプ
の構造など、スタティック型多ポートＲＡＭにおけるデ
ータ読み出し動作の高速化に寄与するその他の手段につ
いても検討した。

本発明の目的は、同一メモリセルへの書き込み及び読み
出し動作が完全同一もしくは部分的に重なったタイミン
グで行われる場合にもデータを高速に読み出すことがで
きる多ポートＲＡＭを提供することにある。

さらに本発明の別の目的はピッ１〜線やコモンデータ線
を相対的にレベルの高い一方の電源電圧レベルにプリチ
ャージする構成を持つ多ポートＲＡＭにおいて、データ
読み出し動作の高速化を図ることができるメモリセル構
造やセンスアンプの構造などを提供しようとするもので
ある。

本発明の前記ならびにそのほかの目的と新規な特徴は、
本明細書の記述及び添付図面から明らかになるであろう
。

〔課題を解決するための手段〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば下記の通りである。

すなわち、データの書き込み動作と読み出し動作を非同
期で独立に行い得る書き込み系と読み出し系を備え、書
き込みアドレスと読み出しアドレスの一致を検出するこ
とに呼応して、外部から書き込み系に与えられる書き込
みデータを伝達手段を介して直接読み出し系に与えるよ
うにする。

上記伝達手段は、外部から書き込み系に与えられるデー
タを書き込みコモンデータ線を介して読み出し系に含ま
れる読み出しコモンデータ線に伝達するスイッチ素子に
したり、或いは、書き込み系から読み出し系に含まれる
センスアンプと出カバソファとの間に書き込みデータを
伝達するスイッチ素子にしたりすることができる。この
とき、書き込みビット線及び読み出しビット線、さらに
は書き込みコモンデータ線及び読み出しコモンデータ線
のプリチャージレベルが、スタティックメモリセルに与
えられる相対的にレベルの高い一方の電源電圧レベルに
呼応される場合には、上記伝達手段を構成するスイッチ
素子をｐチャンネル型ＭＯＳＦＥＴによって構成すると
よい。

伝達手段を介して書き込みデータを読み出し系に直接与
えるときには、読み出しビット線を読み出しコモンデー
タ線に選択的に導通に制御するための読み出しセレクタ
を全て非導通に制御することが望ましい。

また、相対的にレベルの高い一方の電源電圧レベルをプ
リチャージレベルとする書き込みビット線及び読み出し
ビット線に結合されるスタティックメモリセルに対して
データの書き込み動作と読み出し動作を非同期で独立に
行い得る書き込み系と読み出し系を備える多ポートＲＡ
Ｍにおいて、書き込みビット線とスタティックメモリセ
ルとを結合するための書き込みトランスファゲートをｎ
チャンネル型ＭＯＳＦＥＴとし、また、読み出しビット
線とスタティックメモリセルとを結合するための読み出
し１ヘランスフアゲートをｐチャンネル型ＭＯＳＦＥＴ
とするメモリセル構造を採用するものである。

このとき、上記読み出し系に含まれるセンスアンプを、
差動アンプと、読み出しコモンデータ線のプリチャージ
レベルを上記差動アンプの動作点近傍にレベルシフトさ
せて上記差動アンプの入力端子に供給するレベルシフト
回路とを含めて構成するとよい。更に、読み出しビット
線を読み出しコモンデータ線に選択的に導通に制御する
ための読み出しセレクトスイッチをｐチャンネル型ＭＯ
５ＦＥＴにし、書き込みピント線を書き込みコモンデー
タ線に選択的に導通に制御するための書き込みセレクト
スイッチをｎチャンネル型ＭＯＳＦＥＴにするとよい。

〔作　用〕

上記した手段によれば、同一メモリセルに同じタイミン
グで書き込み動作と読み出し動作が行われるとき、伝達
手段が、書き込みデータを直接読み出し系のセンスアン
プやデータ出力バッファの入力に与えるため、このよう
にして読み出し系に与えられるデータは、書き込み優先
の条件を実質的に満足した状態で高速に外部に読み出さ
れ、メモリセルに対する書き込みはそれに並行して行わ
れる。

このとき、伝達手段を介して書き込みデータが与えら九
るセンスアンプは、本来のデータ読み出し動作タイミン
グに従って当該データを増幅出力するため、当該伝達手
段は、書き込みデータを読み出し系に伝達するタイミン
グを特別に制御する働きを要しない。

書き込みコモンデータ線及び読み出しコモンデータ線が
共に相対的にレベルの高い一方の電源電圧レベルにプリ
チャージされている状態で書き込みデータが書き込み系
から読み出し系に与えられるとき、Ｐチャンネル型ＭＯ
ＳＦＥＴで構成された伝達手段はその相互コンダクタン
スが大きくされる結果、この大きな相互コンダクタンス
が、書き込みデータの伝達性能を高めるように働く。

伝達手段が書き込みデータを読み出し系に与えるとき、
読み出しセレクタが全ての読み出しビット線を読み出し
コモンデータ線に対して非導通に制御するから、この非
導通状態が、このとき選択されるメモリセルデータと読
み出し系に与えられる書き込みデータとの競合を回避す
るように作用する。

書き込みビット線及び読み出しビット線が共に相対的に
レベルの高い一方の電源電圧レベルにプリチャージされ
ている状態でメモリセルデータが読み出しビット線に与
えられるとき、ｐチャンネル型ＭＯＳＦＥＴで構成され
た読み出しトランスファゲートはその相互コンダクタン
スが大きくされる結果、この大きな相互コンダクタンス
が、電源電圧近傍で変化するメモリセルデータの伝達性
能を高めるように働く。また、書き込み動作では、プリ
チャージレベルからディスチャージされる書き込みビッ
ト線につながるｎチャンネル型ＭＯＳＦＥＴで構成され
た書き込みトランスファゲートはその相互コンダクタン
スが大きくされる結果、この大きな相互コンダクタンス
が、電源電圧からディスチャージされる書き込みビット
線のレベル変化さらにはディスチャージ到達レベルをス
タティックラッチ回路に伝達する性能を高めるように働
く。同様に、ｐチャンネル型ＭＯＳＦＥＴによって構成
される読み出しセレクトスイッチ、並びにｎチャンネル
型ＭＯＳＦＥＴによって構成される書き込みセレクトス
イッチも動作時に相互コンダクタンンスが大きくされ、
この大きな相互コンダクタンスが信号伝達性能を高める
ように働く。

センスアンプに含まれるレベルシフト回路は、読み出し
コモンデータ線に与えられる電源電圧近傍の微小なレベ
ル変化を、差動アンプの増幅動作上張も高感度となる動
作点付近でのレベル変化に変換するから、このレベルシ
フトされた電圧を受ける差動アンプは、負荷容量の大き
な読み出しビット線や読み出しコモンデータ線自体が差
動アンプの動作点近傍に到達するのを待つことなくその
増幅動作を高速に確定する。

〔実施例１〕 第１図には本発明の一実施例であるスタティック型２ポ
ート　ＲＡ　Ｍのブロック図が示されている。

同図に示される２ポ一トＲＡＭは、特に制限されないが
、公知のＭＯ８集積回路製造技術によって単結晶シリコ
ンのような１個の半導体基板に形成される。

先ず、本実施例の２ポー１〜ＲＡ、　Ｍの概要を説明す
ると、メモリセルアレイ１を構成するメモリセルは、ス
タティックラッチ回路のデータ入出力端子に書き込みト
ランスファゲートと読み出しトランスフアゲ−１−とを
結合して成り、メモリセルに対しては、書き込みビット
線を介して書き込みトランスファゲートに結合する書き
込み系、及び読み出しビット線を介して読み出しトラン
スファゲートに結合する読み出し系を夫々介して、デー
タの書き込み動作と読み出し動作を非同期で独立に行い
得るようにされている。

本実施例に従えば、書き込み系は、書き込みビット線を
選択的に書き込みコモンデータ線ＣＤｗ。

ＣＤｗに導通制御する書き込みＹセレクタ２、及び書き
込みコモンデータ線ＣＤｗ、ＣＤｗを書き込みデータＤ
ｉｎに従って相補レベルに駆動する書き込みデータ１−
ライム３などによって構成される。読み出し系は、読み
出しビット線を選択的に読み出しコモンデータ線ＣＤｒ
、ＣＤｒに導通制御する読み出しＹセレクタ４、読み出
しコモンデータ線ＣＤｒ、ＣＤｒに与えられる電位差を
検出−１５＝ して増幅するセンスアンプ５、このセンスアンプ５の出
力を保持する出力ラッチ回路６、及び出カバソファ回路
７などによって構成される。

読み出し系と書き込み系に対する動作タイミングもしく
は動作サイクルは、特に制限されないが、基本的に読み
出し動作のためのリードクロックＣＥＲ及び書き込み動
作のためのライＩ〜クロックＣＥＷによって規定され、
リードクロックＣＥＲ及びライトクロｙりＣＥＷは、タ
ロツク同期形式のＲＡＭにおけるチップイネーブル信号
としての意味を持つ。このリートクロックＣＥＲ及びラ
イ１へタロツクＣＥＷは非同期クロックであり、その供
給条件や内部さらには外部における遅延条件などによっ
て相互の位相関係が決定される。これにより、読み出し
サイクルと書き込みサイクルが完全に又は部分的に重な
ることが一般的に想定され、したがって、同一メモリセ
ルに対して完全同一もしくは部分的に重なったタイミン
グで書き込み動作と読み出し動作が行われることがある
。

この点につき、本実施例の多ボー１−　ＲＡ　Ｍにおい
ては、アドレス一致検出回路８が書き込みアドレスΔＷ
、〜Ａｗｎと読み出しアドレスＡｒ１〜Ａｒｎの一致を
検出することに呼応して、外部から書き込み系に与えら
れる書き込みデータを伝達手段としての短絡回路９を介
して直接読み出し系の読み出しコモンデータ線ＣＤｒ、
ＣＤｒに与えるようになっている。この短絡回路９を介
して読み出しコモンデータ線ＣＤｒ、ＣＤｒに与えられ
る書き込み情報は、センスアンプ５に供給される。

このようにして読み出し系に与えられる情報は、書き込
み優先の条件を実質的に満足した状態で高速に外部に読
み出され、アクセス対象メモリセルに対する書き込みは
それに並行して行われる。

したがって、同一メモリセルに対して完全同一もしくは
部分的に重なったタイミングで書き込み動作と読み出し
動作が行われる場合にも、データの読み出し動作速度は
低下しないから、同一メモリセルへの書き込み及び読み
出しの同じアクセスを禁止するという制限条件を設ける
ことなく２ポ一トＲＡＭを高速アクセスで利用すること
ができるようになる。

以下２ポートＲＡＭの詳細を説明する。

上記メモリセルアレイ１の詳細は第２図に示される。

メモリセル１０は、特に制限されないが、相補型ＭＯ８
（以下単にＣＭＯ８とも記す）スタティックラッチ回路
をその基本構成とする。スタティックラッチ回路は、Ｐ
チャンネル型Ｍ　ＯＳ　Ｆ　Ｅ　ＴＱｌとＮチャンネル
型ＭＯＳＦＥＴＱ２とによって構成される１対のＣＭＯ
Ｓインバータ回路の一方の入力端子と他方のＣＭＯＳイ
ンバータ回路の出力端子を互いに交差結合して構成され
る。

上記ＭＯＳＦＥＴＱＩとＱ２の夫々の結合ノードには、
２組のＮチャンネル型Ｍ　ＯＳ　Ｆ　Ｅ　Ｔ　Ｑ　３　
。

Ｑ４．、Ｑ５．Ｑ６が結合される。ＭＯＳＦＥＴＱ３及
びＱ４は書き込みトランスファゲートとされ、ＭＯ５Ｆ
ＥＴＱ５及びＱ６は読み出しトランスファゲートとされ
る。第２図には１個のメモリセルが代表的に示されてい
るが、実際にはＸ、Ｙ方向に複数個のメモリセル］Ｏが
マトリクス配置されている。

マトリクス配置されたメモリセル１−　ＯＢ二おける書
き込みトランスファゲートを構成するＭＯ３ＦＥＴＱ３
．Ｑ４のゲート電極は、Ｘ方向毎に書き込み用ワード線
ＷＬｗα（α＝、〜２Ｉ）に結合され、また、読み出し
トランスファゲートを構成するＭＯＳＦＥＴＱ５．Ｑ６
のゲート電極は、Ｘ方向毎に読み出し用ワード線ＷＬ　
ｒαに結合される。

そして、マトリクス配置されたメモリセル１０における
書き込みトランスファゲートを構成するＭＯＳＦＥＴＱ
３．Ｑ４のトレイン又はソース電極の一方の電極は、Ｙ
方向毎に書き込みビット線ＢＬｗβ、ＢＬｗβ（β＝１
〜２　＋　ｎ　−１１）に結合され、また、読み出しト
ランスファゲートを構成するＭＯＳＦＥＴＱ５．Ｑ６の
トレイン又はソース電極の一方の電極は、Ｙ方向毎に読
み出しビット線ＢＬｒβ、ＢＬｒβに結合される。

上記読み出し用ワード線ＷＬｒ１〜ＷＬｒ２Ｉの選択制
御は第１図に示される読み出しＸアドレスバッファ１３
、読み出しＸアドレスデコーダ１４゜及び読み出しワー
ドトライバ１５によって行われる。

読み出しＸアドレスバッファ１３は、読み出しアドレス
信号Ａｒ、〜Ａｒｉを相補アドレス信号ａ　ｒ、、　ａ
　ｒｌ−ａ　ｒｉ、　ａ　ｒ］に変換して読み出しＸア
ドレスデコーダ１４に供給する。第４図には当該アドレ
スバッファＪ３の］−ビット分の構成例が示され、アド
レスビットＡｒαを直列３段のＣＭＯＳインバータ回路
１６〜１８により反転させて反転ビットａｒαを形成す
ると共に、直列２段のＣＭＯＳインバータ回路」６及び
１７により正転ビットａｒαを形成する。

読み出しＸアドレスデコーダ１４は、読み出しＸアドレ
スバッファ１３から供給される相補アドレス信号ａｒ、
、ａｒ１　ａｒｉ、ａｒｉをデコードして読み出し用ワ
ード線ＷＬｒ□〜ＷＬｒ２＋の中から１本を選択するた
めの選択信号ＷＳｒ１〜ＷＳｒ、量を形成する。

第５図には読み出しＸアドレスデコーダ１４の構成例が
示される。第５図に示される読み出しＸアドレスデコー
ダ１４は、特に制限されないが、読み出し用ワード線の
４ピツチ毎にナントゲート１９が設けられ、各ナントゲ
ート１９には内部相補アドレス信号ａｒ３．ａｒ３〜ａ
ｒｉ、ａｒ；の所定ビットが供給され、この供給ビット
のレベルの組合せに応して１つのナントゲート１９の出
力がローレベルにされるようになっている。１つのナン
トゲート１９の出力は４本のワード線を１単位とするブ
ロック選択に利用され、この１．単位ブロックに含まれ
る４本のワード線の中から１本を選択するには、下位２
ビットａｒ□、ａｒよ、ａｒ２１８ｒ２のアンド論理に
よるデコード結果を利用する。例えば、そのデコード結
果として得られる４種類の信号を夫々個別的にゲート電
極に受けるＮチャンネル型ＭＯＳＦＥＴＱＩＯ−Ｑ１３
を１つのナントゲート１９の出力端子に共通接続するこ
とにより、ＭＯＳＦＥＴＱＩＯが読み出し用ワード線Ｗ
Ｌｒ工に対応するワード線選択信号ＷＳｒ、の出力ゲー
トとされ、同様にＭＯＳＦＥＴＱ１１が読み出し用ワー
ド線ＷＬｒ２に対応するワ−１・線選択信号ＷＳｒ２の
出力ゲー１〜、ＭＯ３ＦＥ　Ｔ　Ｑ　ｌ　２が読み出し
用ワード線Ｗ　Ｉ−ｒ　３に対応するワード線選択信号
ＷＳｒ、の出力ゲー１〜、ＭＯ３ＦＥＴＱ１３が読み出
し用ワード線Ｗ　Ｌ　ｒ　、。

に対応するロー１（線選択信号ＷＳｒ４の出力ゲー１〜
とされる。

−」二記読み出しワードトライバ」−５は、上記読み出
しＸアドレスデコーダ１４から供給されるワード線選択
信号ＷＳｒ、〜ＷＳｒ２＋に基ついて所定１本の読み出
し用ワード線をハイレベルのような選択レベルに駆動す
る。

第６図には読み出しワードトライバ１５の構成例が示さ
れる。当該ワードドライバ１５は、特に制限されないが
、リードクロックＣＥＲをゲート電極に受けるｎチャン
ネル型ゲートＭＯ３ＦＥＴＱ　］、　５を介してワード
線選択信号ＷＳｒαを反転駆動するドライブインバータ
回路２０を備える。

さらにこのドライブインバータ回路２０の入力には、リ
ートクロックＣＥＲのローレベルによって指示されるプ
リチャージ期間にワード線を非選択レベルに強制するた
めのｐチャンネル型ＭＯＳＦＥＴＱ１６と、ワード線選
択信号ＷＳｒαにより指示される駆動タイミングまでそ
の状態を保持するためのＰチャンネル型ＭＯ３ＦＥＴＱ
１７が結合されている。

上記書き込み用ワード線Ｗ　Ｌ　ｗ□〜ＷＬｗ、＋の選
択制御は第１図の書き込みＸアドレスバッファ２１、書
き込みＸアドレスデコーダ２２、及び書き込みワードト
ライバ２３によって行われる。

上記書き込みＸアドレスバッファ２１は、書き込みアド
レス信号Ａｗ工〜Ａｗ］を相補アドレス信号ａ　’Ｎ１
ｙ　ａ　Ｗ１〜ａ　Ｗ　ｌ　＋　ａ　Ｗ□に変換して出
力するもので、第４図と同様に構成することができる。

書き込みＸアドレスデコーダ２２は上記書き込みＸアド
レスバッファ２１から供給される相補アドレス信号ａｗ
１．ａｗ、−ａｗｉ、ａｗｉをデコードして書き込み用
ワード線ＷＬｗ１〜ＷＬＷ、Ｉの中から所定の１本を選
択するための書き込みワード線選択信号ＷＳｗ１〜ＷＳ
ｗ２Ｉを形成する。このための選択論理としては第５図
の構成と同様の論理を採用することができる。

上記書き込みワードドライバ２３は上記書き込みＸアド
レスデコーダ２２から供給されるワード線選択信号ＷＳ
ｗ、〜ＷＳｗ２＋に基づいて所定１本の書き込み用ワー
ド線をハイレベルのような選択レベルに駆動するもので
、第６図と同様に構成することができる。

第１図及び第２図において１１はプリチャージ回路であ
る。

プリチャージ回路１１は、読み出し又は書き込み動作前
に、」二記読み出しビット線ＢＬｒβ、ＢＬｒβ及び書
き込みビット線ＢＬｗβ、ＢＬｗβを、相対的にレベル
の高い一方の電源電圧Ｖｄｄにプリチャージするもので
ある。このプリチャージ回路１１は、電源電圧Ｖｄｄを
ソース電極に受ける１対のＰチャンネル型プリチャージ
ＭＯＳＦＥＴＱ８のトレイン電極が読み出しビット線Ｂ
　Ｌｒβ、ＢＬｒβの一端部に結合され、また、電源電
圧Ｖｄｄをソース電極に受ける１対のＰチャンネル型プ
リチャージＭＯＳＦＥＴＱ９のトレイン−２４＝ 電極が書き込みビット線ＢＬｗβ、ＢＬｗβの一端部に
結合されて構成される。プリチャージＭＯＳＦＥＴＱ８
は、上記リートクロックＣＥＲによりスイッチ制御され
、このリードクロックＣＥＲのローレベルによって指示
されるプリチャージ期間に呼応してオン状態に制御され
ることにより、読み出しビット線ＢＬｒβ、ＢＬｒβを
電源電圧Ｖｄｄにプリチャージする。一方プリチャージ
ＭＯＳＦＥＴＱ９は上記ライトクロックＣＥＷによりス
イッチ制御され、このライトクロックＣＥＷのロー１ノ
ベルによって指示されるプリチャージ期間に呼応してオ
ン状態に制御されることにより、書き込みビット線ＢＬ
ｗβ、ＢＬｗβを電源電圧Ｖｄｄにプリチャージする。

書き込みビット線ＢＬｗβ、ＢＬｗβ及び読み出しビッ
ト線ＢＬｒβ、ＢＬｒβが電源電圧Ｖｄｄにプリチャー
ジされると、詳細は後述するが書き込みコモンデータ線
ＣＤｗ、ＣＤｗ及び読み出しコモンデータ線ＣＤｒ、Ｃ
Ｄｒも電源電圧Ｖｄｄにプリチャージされる。この状態
におけるメモリセルデータの読み出し動作では、選択さ
れるメモリセルと導通にされる読み出しビット線並びに
読み出しコモンデータ線ＣＤｒ、ＣＤｒは、メモリセル
の保有情報に応じてオン状態を採る一方の選択ＭＯＳＦ
ＥＴＱ２によるディスチャージ作用で電源電圧Ｖｄｄか
ら微小なレベル変化を開始する。書き込み動作では、選
択されたメモリセルと導通にされる書き込みビット線並
びに書き込みコモンデータ線ＣＤｗ、ＣＤｗの一方は書
き込みデータドライバ３の作用により、そのメモリセル
の保有情報を反転させるに足るレベルまで電源電圧Ｖｄ
ｃｌから接地電位Ｖｓｓに向けてディスチャージされる
。

」二記書き込みビット線ＢＬｗ１．ＢＬｗ、−ＢＬｗ、
ｔｎ−＋＋、　Ｂ　Ｌ　Ｗ２（Ｔｌ−１１は第２図に示
されるように書き込みＹセレクタ２を構成するｎチャン
ネル型選択ＭＯＳＦＥＴＱ２０．Ｑ２０を介して書き込
みコモンデータ線ＣＤｗ、ＣＤｗに共通接続される。読
み出しビット線ＢＬｒ□、ＢＬｒ、〜ＢＬｒ２（ｎ−口
、　Ｂ　Ｌ　ｒ、（ｎ−ｎは読み出しＹセレクタ４を構
成するｐチャンネル型選択ＭＯＳＦＥＴＱ２１．Ｑ２１
を介して読み出しコモンデータ線ＣＤｒ、ＣＤｒに共通
接続される。

ここで、書き込みビット線ＢＬｗβ、ＢＬｗβ及び読み
出しビット線ＢＬｒβ、ＢＬｒβは共に相対的にレベル
の高い電源電圧Ｖｄｄにプリチャージされる。別途書き
込みコモンデータ線ＣＤｗ。

ＣＤｗ及び読み出しコモンデータ線ＣＤｒ、ＣＤｒも電
源電圧Ｖｄｄにプリチャージされる。この状態でメモリ
セルデータが読み出しビット線ＢＬｒβ、ＢＬｒβから
読み出しコモンデータ線ＣＤｒ、ＣＤｒに与えられると
き、オン状態に制御されるｐチャンネル型の選択ＭＯＳ
ＦＥＴＱ２１゜Ｑ２１はその相互コンダクタンスが大き
くされる結果、この大きな相互コンダクタンスが、電源
電圧Ｖｃｌｄ近傍で変化するメモリセルデータの伝達性
能を高めるように働く。また、書き込み動作時では、書
き込みコモンデータ線ＣＤｗ、ＣＤｗの一方は最終的に
電源電圧Ｖｄｄのプリチャージレベルから回路の接地電
位Ｖｓｓにディスチャジされ、そのようなディスチャー
ジレベルがメモリセルに伝達されることが書き込み動作
の信頼性を」二げる上で必要とされる。このときオン状
態に制御されるｎチャンネル型の選択Ｍ　ＯＳ　Ｆ　Ｅ
　ＴＱ　２０　。

Ｑ２０はその相互コンダクタンスが大きくされる結果、
この大きな相互コンダクタンスが、電源電圧Ｖｄｄから
ディスチャージされる書ぎ込みコモンデータ線ＣＤｗ、
ＣＤｗのレベル変化を書き込みビット線に伝達する性能
を高めるように働く。

書き込みセレクタ２に含まれる選択ＭＯＳＦＥＴＱ２０
．Ｑ２０を介する書き込みピッ１−線ＢＬＷβ、ＢＬｗ
βの選択制御は書き込みＹアドレスバッファ２４及び書
き込みＹアドレスデコーダ２５が行う。

上記書き込みＹアドレスバッファ２４は、書き込みアド
レス信号Ａ　ｗ　ｊ　−Ａ　ｗ　ｎを相補アドレス信号
ａ　Ｗ　Ｊ　＋　ａ　Ｗ　Ｊ　＋ａ　Ｗ　ｎ　＋　ａ　
Ｗ　ｎに変換して出力する。書き込みＹアドレスデコー
ダ２５は上記書き込みＹアドレスバッファ２４から供給
される相補アドレス信号ａ　ｗ　ｊ　、　ａ　ｗ　ｊ　
”−ａ　ｗ　ｎ　、　ａｗｎをデコートして書き込みビ
ット線ＢＬｗ＋＋Ｂ　Ｌ　ｗｌ−Ｂ　Ｌ　ｗ２（ｎ　−
ＩＩ　、　Ｂ　Ｌｗ２ｔｎ　−ｎの中から所定１対に対
応する選択ＭＯＳＦＥＴＱ２０゜Ｑ２０をオン状態に制
御するための書き込みビット線選択信号Ｂ　Ｌ　Ｓ　ｗ
ｌ−Ｂ　Ｌ　Ｓ　ｗ２＋ｎ　−ｕを形成する。例えば第
２図に示されるようにナントゲート２６の出力をインバ
ータ回路２７で反転して選択ＭＯＳＦＥＴＱ２０．Ｑ２
０のゲーＩ〜電極に供給する構成を各書き込みピッ１〜
線対毎に設けて成る論理を採用することができる。斯る
アドレスデコード論理においては、書き込みアドレス信
号Ａｗ　ｊ　−Ａ　ｗ　ｎのレベルの組合せがどのよう
な状態でも何れか１つの書き込みビット線選択信号がハ
イレベルにされて１対の選択ＭＯＳＦＥＴＱ２０゜Ｑ２
０がオン状態を採る。

読み出しセレクタ４に含まれる選択ＭＯＳＦＥＴＱ２１
、Ｑ２１を介する読み出しビット線ＢＬｒβ、ＢＬｒβ
の選択制御は読み出しＹアドレスバッファ２８及び読み
出しＹアドレスデコーダ２９が行う。

読み出しＹアドレスバッファ２８は、読み出しアドレス
信号Ａ　ｒ　ｊ　−Ａ　ｒ　ｎを相補アドレス信号ａｒ
、］、ａｒ、］〜ａ　ｒｎ、ａ　ｒｎに変換して出力す
る。読み出しＹアドレスデコーダ２９は上記読み出しＹ
アドレスバッファ２８から供給される相補アドレス信号
ａｒｊ、ａｒ、ｊ〜ａｒｎ、ａｒｎをテコ−１−シて読
み出しビット線ＢＬｒ□、ＢＬｒ、〜Ｂ　Ｌ　ｒ２ｔｎ
−ｎ、　Ｂ　Ｌ　ｔ、（ｎ−＋＋の中から所定１対に対
応する選択Ｍ、０８ＦＥＴＱ２１．Ｑ２１をオン状態に
制御するための読み出しピント線選択信号ＢＬＳｒ１〜
ＢＬＳｒ２＋ｎ−目を形成する。

例えば第２図に示されるようにナントゲート３０の出力
を選択ＭＯＳＦＥＴＱ２１．Ｑ２］のゲート電極に供給
する構成を各読み出しピッ１〜線対毎に設けて成る論理
を採用することができる。

本実施例において、読み出しＹアドレスデコーダ２９に
含まれる各ナンドゲ−１−３０には上記アドレス一致検
出回路８の検出信号ＡＣが供給される。この検出信号Ａ
Ｃは一致のときにローレベル、不一致のときにハイレベ
ルとされる。従って書き込みアドレスＡｗ１〜Ａｗｎと
読み出しアドレスＡｒ、〜Ａ　ｒ　ｎが一致する場合に
はナントゲート３０の出力はハイレベルに強制され、こ
れによって読み出しＹセレクタ４に含まれる全ての選択
ＭＯＳＦＥＴＱ２１．Ｑ２１がオフ状態にされて、読み
出しコモンデータ線ＣＤｒ、ＣＤｒは全ての読み出しビ
ット線Ｂ　Ｌ　ｒ２．　Ｂ　Ｌ　ｒｌ−Ｂ　Ｌ　ｒ２ｆ
ｎ−”＋　Ｂ　Ｌ　ｒ２＋ｎ−ｎから切り離され６゜シ
タ力って、書き込みアドレスと読み出しアドレスが一致
するときに書き込みコモンデータ線ＣＤｗ、ＣＤｗに与
えられる書き込みデータが短絡回路９を介して読み出し
コモンデータ線ＣＤｒ、ＣＤｒに伝達されるとき、全て
の読み出しビット線が読み出しコモンデータ線ＣＤ　ｒ
　、　ＣＤ　ｒに対して非導通にされるから、この非導
通制御状態が、このとき選択されるメモリセルの読み出
しデータと読み出し系に与えられる書き込みデータとの
競合を回避するように作用する。

尚、書き込みアドレスＡｗ□〜Ａｗｎと読み出しアドレ
スＡｒ□〜Ａｒｎが一致しない状態では、−３］− 読み出しアドレス信号Ａ　ｒ　、ｊ〜Ａｒｎのレベルの
組合せがどのような状態でも何れか１つの読み出しビッ
ト線選択信号がハイレベルにされて１対の選択ＭＯＳＦ
ＥＴＱ２１．Ｑ２１がオン状態を採ることにより、読み
出しビット線ＢＬｒ□、ＢＬｒｘ〜Ｂ　Ｌ　ｒ、ｆｎ−
＋＋　、　Ｂ　Ｌ　Ｉ”２（η−＋＋が電源電圧Ｖｄｄ
にプリチャージされると、これに呼応して読み出しコモ
ンデータ線ＣＤｒ、ＣＤｒも電源電圧Ｖｄｄにプリチャ
ージされる。

第２図において書き込みコモンデータ線ＣＤｗ。

ＣＤｗと読み出しコモンデータ線ＣＤｒ、ＣＤｒを選択
的に導通にする短絡回路９は１対のｐチャンネル型伝達
ＭＯＳＦＥＴＱ２２．Ｑ２２により構成される。コノ伝
達Ｍ　ＯＳ　Ｆ　ＥＴ　Ｑ　２２　、　Ｑ　２２は、」
二記検出信号ＡＣをゲート電極に受けてスイッチ制御さ
れる。

オン状態に制御される伝達ＭＯＳＦＥＴＱ２２゜Ｑ２２
を介して書き込みデータが読み出しコモンデータ線ＣＤ
ｒ、ＣＤｒに伝達されるとき、書き込みコモンデータ線
ＣＤｗ、ＣＤｗ及び読み出しコモンデータ線ＣＤ　ｒ　
、　ＣＤ　ｒは共に書き込み電圧になる。このとき、オ
ン状態に制御されているｐチャンネル型の伝達ＭＯＳＦ
ＥＴＱ２２．Ｑ２２はその相互コンダクタンスが大きく
される結果、この大きな相互コンダクタンスが、電源電
圧Ｖｄｄ近傍から変化する書き込みコモンデータ線ＣＤ
ｗ、ＣＤｗの相補的レベル変化の伝達性能を高めるよう
に働く。

第７図には書き込みデータドライバ３の一例が示される
。

この書き込みデータドライバ３は、駆動出力段として２
個の２人力型ナントゲート３１，３２を備え、一方のナ
ントゲート３１には書き込みデータＤｉｎが直列２段の
ＣＭＯＳインバータ３３゜３４を通して供給され、他方
のナントゲート３２には書き込みデータＤｉｎの反転レ
ベルが上記ＣＭＯＳインバータ３３を介して供給される
。ナントゲート３１，３２による出力制御は、上記ライ
トクロックＣＥＷとハイレベルで書き込み動作を指示す
るためのライトイネーブル信号ＷＥによって行われる。

そのための制御論理は、直列２段のＣＭＯＳインバータ
３５．３６を通してライ（−イネーブル信号ＷＥが供給
されると共にライトクロックＣＥＷが供給される２人力
型ナントゲート３フを備え、このナントゲート３７の出
力をＣＭＯＳインバータ３８で反転して上記１対のナン
ドケート３１及び３２の夫々他方の入力端子に供給する
ようにされて成る。

この書き込みデータドライバ３は、上記ライトイネーブ
ル信号ＷＥ及びライ１へタロツクＣＥＷが共にハイレベ
ルにされるとき、書き込みデータＤｉｎに従って書き込
みコモンデータ線ＣＤｗ、ＣＤｗを相補レベルに駆動す
る。それ以外の場合には書き込みコモンデータ線ＣＤｗ
、ＣＤｗを共にプリチャージレベルに等しい電源電圧Ｖ
ｄｄに強制する。

第８図にはアドレス−数構出回路８の一例が示される このアドレス−数構出回路８は、相補書き込みアドレス
ａ　ｗ、、　ａ　ｗ、〜ａ　ｗｎ　、　ａ　ｗｎと相補
読み出しアドレスａｒ１．ａｒ１〜ａｒｎ、ａｒｎとを
対応するビット毎に夫々排他的論理和４０によりその一
致を判別し、各ビットの一致をノアゲート４１で判定す
るようになっている。書き込みアドレスと読み出しアド
レスが全て一致する場合にはノアゲー１〜４１の出力は
ハイレベルにされる。

このとき、同一メモリセルに対して概ね同じタイミング
で書き込み動作と読み出し動作が行われる場合以外に誤
って伝達ＭＯＳＦＥＴＱ２２．Ｑ２２がオン状態にさる
虞を回避するため、ノアゲルト４１の出力はライトクロ
ックＣＥＷとともにナントゲート４２に入力され、これ
によるナンド論理を経て検出信号ＡＣが形成されるよう
になっている。

第３図には−Ｊ−、記センスアンプ５の一例が示される
。

このセンスアンプ５は、読み出しコモンデータ線ＣＤｒ
、ＣＤｒにおいてプリチャージレベルである電源電圧Ｖ
ｄｄ近傍から生ずる相補的レベル変化を検出して増幅す
る差動アンプ５０を含むが、その前段には、読み出しコ
モンデータ線ＣＤ　ｒ　。

ＣＤｒに生ずる電源電圧Ｖｄｄ近傍の上記微小なレベル
変化を、差動アンプ５０の増幅動作上吊も高感度となる
動作点付近でのレベル変化に変換して、これを差動アン
プ５０の入力端子に与えるレベルシフト回路５１が設け
られて成る。

上記差動アンプ５０は、特に制限されないが、ソース電
極の共通接続端が電流源としてのＮチャンネル型パワー
スイッチＭＯ８Ｉ？ＥＴＱ３０を介して接地電位Ｖｓｓ
に接続された差動対を成す一対のＮチャンネル型入力Ｍ
ＯＳＦＥＴＱ３１．Ｑ３２を有し、入力ＭＯＳＦＥＴＱ
３１．Ｑ３２のドレイン電極の夫々に、カレントミラー
負荷を構成するＰチャンネル型ＭＣ）ＳＦＥＴＱ３３．
Ｑ３４のドレイン電極を接続して成る。カレン１〜ミラ
ー負荷を構成する■〕チャンネル型ＭＯＳＦＥＴＱ３３
、Ｑ３４のソース電極は電源電圧Ｖｄｄに接続され、そ
れらゲート電極の共通接続端は入力ＭＯＳＦＥＴＱ３１
のドレイン電極に結合される。

差動アンプ５０の一対の入力端子は入力ＭＯＳＦＥＴＱ
３１．Ｑ３２のゲート電極とされる。差動アンプ５０の
出力端子はＭＯＳＦＥＴＱ３２とＱ３４との結合ドレイ
ン電極とされ、出力インバータ５２の入力端子に結合さ
れる。差動アンプ５０の出力電圧が出力インバータ５２
で検出可能なレベルに到達することにより、この出力イ
ンバータ５２の出力が確定される。

上記パワースイッチＭＯＳＦＥＴＱ３０はそのゲート電
極に供給さ九るリードクロックＣＥＨによってスイッチ
制御される。パワースイッチＭＯＳＦＥＴＱ３０はリー
ドクロックＣＥＲのハイレベルによりオン動作して差動
アンプ５０を活性化する。尚、差動アンプ５０の出力端
子は、差動アンプ５０の非活性化に呼応して、Ｐチャン
ネル型ＭＯＳＦＥＴＱ３５により電源電圧ＶｄｄＬ／ベ
ルに充電されるようになっている。

差動アンプ５０が活性化されて入力端子に相補信号が与
えられると、ＭＯＳＦＥＴＱ３１．Ｑ３２の夫々に流れ
るドレイン・ソース間電流が相違され、これにより、Ｍ
ＯＳＦＥＴＱ３１の１〜レイン・ソース間電流はＭＯＳ
ＦＥＴＱ３３のソース・１ｚレイン間電圧を変化させ、
この変化とＭＯ３ＦＴＥ　Ｔ　Ｑ　３２のドレイン・ソ
ース間電流の変化によってＭＯＳＦＥＴＱ３４のソース
・ドレイン間電圧が決定される。例えば、ＭＯＳＦＥＴ
Ｑ３１のゲート入力電圧がＭＯＳＦＥＴＱ３２のゲート
入力電圧よりも高い場合には、差動アンプ５０の増幅出
力とされるＭＯＳ　ＦＥＴＱ３２のドレイン電圧はＭＯ
ＳＦＥＴＱ３１のドレイン電圧に比へて高くされる。逆
にＭＯ３ＦＥＴＱ３２のゲート入力電圧がＭＯ５ＦＥＴ
Ｑ３１のゲート入力電圧よりも高い場合には、差動アン
プ５０の増幅出力とされるＭＯＳＦＥＴＱ３２のドレイ
ン電圧はＭＯＳＦＥＴＱ３１のドレイン電圧に比へて低
くされる。

このように差動アンプ５０は一対の人力ＭＯＳＦＥＴＱ
３１．Ｑ３２のゲート入力電圧の差によってそれらＭＯ
ＳＦＥＴＱ３１．Ｑ３２に生ずる電流変化をＭＯＳＦＥ
ＴＱ３４のソース・ドレイン間電圧の変化としてその出
力端子に取り出すものであるから、差動アンプ５０の増
幅度もしくは増幅感度が最大になるのは、差動アンプ５
０を構成する夫々のＭＯＳＦＥＴＱ３１．Ｑ３２．Ｑ３
３、Ｑ３４の飽和領域とされる。即ち、斯る差動アンプ
５０の増幅動作」１最も高感度となる差動入力レベルは
、それらＭＯＳＦＥＴを飽和領域で動作させることがで
きる概略電源電圧Ｖｄｄの中間レベル（電圧Ｖｄ　ｄ／
２近傍の範囲）を中心とするような相補レベルとされる
。

上記レベルシフト回路５１は、読み出しコモンデータ線
ＣＤｒ、ＣＤｒに生ずるプリチャージレベルとしての電
源電圧Ｖｄｄ近傍の微小なレベル変化を、差動アンプ５
０の増幅動作上置も高感度となる上記動作点付近でのレ
ベル変化に変換するものである。

即ち、このレベルシフト回路５１は、特に制限されない
が、出力のソース電位を入力電圧に追従変化させる一対
のソースフォロア回路を基本構成として含み、具体的に
は、電流増幅トランジスタとしてのＮチャンネル型駆動
ＭＯＳＦＥＴＱ４０゜Ｑ４１のドレイン電極を電源電圧
Ｖｄｄに結合すると共に、一方の駆動ＭＯ３ＦＥＴＱ４
０のゲート電極を読み出しコモンデータ線ＣＤｒに結合
し、他方の駆動ＭＯ３ＦＥＴＱ４１のゲート電極を読み
出しコモンデータ線ＣＤｒに結合する。そして、上記駆
動ＭＯＳＦＥＴＱ４０．Ｑ４１のソース電極にＮチャン
ネル型ＭＯＳＦＥＴＱ４２．Ｑ４．３のドレイン電極を
結合すると共にそれらＭＯＳＦＥＴＱ４２．Ｑ４３のゲ
ート電極共通接続端をＭＯＳＦＥＴＱ４２のドレイン電
極に結合してカレントミラー回路を構成する。このカレ
ントミラー回路を構成するＭＯＳＦＥＴＱ４２．Ｑ４３
のソース電極共通接続端をＮチャンネル型パワースイッ
チＭＯＳＦＥＴＱ４４を介して接地電位Ｖｓｓに接続す
る。このレベルシフ１−回路５１の一対の入力端子は駆
動ＭＯＳＦＥＴＱ４．Ｏ，Ｑ４１のケート電極とされ、
レベルシフト回路５１の一方の出力端子である駆動ＭＯ
ＳＦＥＴＱ４０のソース電極は差動アンプ５０の一方の
入力端子である入力ＭＯＳＦＥＴＱ３１のゲート電極に
接続され、また、レベルシフト回路５１の他方の出力端
子である駆動Ｍ、０８ＦＥＴＱ４１のソース電極は差動
アンプ５０の他方の入力端子である入力ＭＯＳＦＥＴＱ
３２のゲート電極に接続される。上記パワースイッチＭ
ＯＳＦＥＴＱ４４はそのゲート電極に供給されるリード
クロックＧＥＲによってスイッチ制御され、差動アンプ
５０と同期して活性化される。

このレベルシフト回路５１において、入力電圧に対する
出力電圧のシフト量は、駆動ＭＯＳＦＥＴＱ４０　（Ｑ
４１）のしきい値電圧、ゲート酸化膜容量やチャネル中
のキャリア移動どなどによって決定される定数、及びＭ
ＯＳＦＥＴＱ４０　（Ｑ４１）のドレイン・ソース電流
によって決定され、差動アンプ５０の動作点との関係に
おいて例えば５ｖ電源の場合には２ｖ〜２．５ｖ程度に
設定されている。これにより、読み出しコモンデータ線
ＣＤｒ、ＣＤｒに生ずる電源電圧Ｖｄｄ近傍の微小な相
補的レベル変化は、差動アンプ５０の増幅動作上置も高
感度となる電源電圧Ｖｄｄの中間しベル近傍の動作点付
近でのレベル変化に変換されて、これが差動アンプ５０
の入力端子に供給される。

このように、レベルシフト回路５１は、読み出しコモン
データ線ＣＤｒ、ＣＤｒに与えられる電源電圧Ｖｄｄ近
傍の微小なレベル変化を、差動アンプ５Ｑの増幅動作土
量も高感度となる動作点付近（概ね電源電圧Ｖｄｄの半
分のレベル）でのレベル変化に変換するから、このレベ
ルシフトされた電圧を受ける差動アンプ５０は、負荷容
量の大きな読み出しビット線ＢＬｒβ、ＢＬｒβや読み
出しコモンデータ線ＣＤｒ、ＣＤｒ自体が差動アンプ５
０の動作点近傍に到達するのを待つことなくその増幅動
作を高速に確定する。

特に、レベルシフト回路５１における入力と出力との関
係はソースフォロア形式になっているため、出力の負荷
容量が小さければ出力応答は極めて早くなり、本実施例
ではレベルシフト回路５１の出力負荷は差動アンプ５０
の入力ゲート容置だけであるから、レベルシフト回路５
コによるレベルシフ１ル動作に要する時間は実質的に無
視し得る程短い時間とされる。

第１図及び第３図に示される出力ラッチ回路６は、リー
トタロツクＣＥＲのハイレベル期間にセンスアンプ５か
ら出力されるデータを当該メモリサイクルの後半で行わ
れるプリチャージ期間（リートクロックＣＥＨのローレ
ベル期間）にも外部に出力可能とするためのものである
。

例えばこの出力ラッチ回路６は、第３図に示されるよう
に、ＣＭＯ３＋−ランスフアゲ−１〜５３を介して選択
的に供給される上記出力インバータ５２の出力データを
スタティックにラッチするラッチ回路Ｓ４によって構成
される。ＣＭＯ３Ｉ−ランスファゲート５３は、ｐチャ
ンネル型ＭＯＳＦＥＴＱ４６とｎチャンネル型ＭＯ３Ｆ
ＥＴＱ４７によって構成され、リートクロックＣＥＲと
ＣＭＯＳインバータ回路５５によるその反転信号とによ
ってスイッチ制御される。上記ラッチ回路５４は、直列
２段のＣＭＯＳインバータ５６．５７を含み、後段ＣＭ
ＯＳインバータ５７の出力が前段ＣＭＯＳインバータ５
６の入力に帰還接続されて構成され、後段ＣＭＯＳイン
バータ５７の出力はＣＭＯＳインバータ５８で構成され
るような」１記出力バッファ回路７に与えられる。

次に、本実施例の２ポ一トＲＡＭにおいて、書き込みア
ドレスと読み出しドレスが一致しない場合の書き込み動
作及び読み出し動作の一例を第９図を参照しながら説明
する。

第９図ではリートクロックＣＥＲとライトクロックＣＥ
Ｗの位相がずれており、５ＹＣｒはり一トサイクル、Ｓ
ＹＣｗはライトサイクルを示し、各サイクルにおけるク
ロックのローレベル期間はプリチャージ期間とされる。

第９図の時刻ｔ。にライトクロックＣＥＷがハイレベル
にされると、そのときの書き込みアドレス信号Ａｗ、〜
Ａｗ】に従って書き込みＸアＩ’レスバッファ２１、書
き込みＸアドレスデコーダ２２、及び書き込みワードド
ライバ２３が動作されることにより、当該書き込みアド
レス信号Ａｗ１〜Ａ　ｗ　ｉに対応する所定１本の書き
込みワード線ＷＴ、ｗαが選択レベルに駆動される。同
様に書き込みアドレス信号Ａ　ｗ　ｊ　−Ａ　ｗ　ｎに
従って書き込みＹアドレスバッファ２４、書き込みＹア
ドレスデコーダ２５、及び書き込みＹセレクタ２が動作
されることにより、当該書き込みアドレス信号Ａｗ　ｊ
　−Ａ　ｗ　ｎに対応する所定１対の書き込みビット線
ＢＬｗβ＋　ＢＬｗβが書き込みコモンデータ線ＣＤｗ
、ＣＤｗに導通制御される。このとき、ライトイネーブ
ル信号ＷＥ及びライトクロックＣＥＷのハイレベルによ
り動作可能にされる書き込みデータドライバ３は、書き
込みデータＤｉｎに従って書き込みコモンデータ線ＣＤ
ｗ、ＣＤｗを相補レベルに駆動する。この駆動信号が上
記１対のビット線Ｂ　Ｌｗβ、ＢＬｗβに与えられるこ
とにより、書き込みアドレス信号Ａｗ□〜Ａ　ｗ　ｎに
呼応して選択されるメモリセルに所定のデータが書き込
まれる。

第９図の時刻ｔ１にリートクロックＣＥＲがハイレベル
にされると、そのときの読み出しアドレス信号Ａｒ１〜
Ａｒｊに従って読み出しＸアドレスバノファ］３、読み
出し入アドレステコーダ１４、及び読み出しワードトラ
イバ１５が動作されることにより、当該読み出しアドレ
ス信号Ａｒ。

〜Ａｒｉに対応する所定１本の読み出しワード線ＷＬｒ
αが選択レベルに駆動される。同様に読み出しアドレス
信号Ａ　ｒ　ｊ　−Ａ　ｒ　ｎに従って読み出しＹアド
レスバッファ２８、読み出しＹアドレスデコーダ２９、
及び読み出しＹセレクタ４が動作されることにより、当
該読み出しアドレス信号Ａｒｊ−Ａｒｎに対応する所定
１対の読み出しピント線ＢＬｒβ、ＢＬｒβが読み出し
コモンデータ１ｉｃＤ　ｒ　、　ＣＤ　ｒに導通制御さ
れる。このようにして読み出しアドレス信号Ａｒ□〜Ａ
ｒｎに呼応して選択されるメモリセルのデータが読み出
しコモンデータ線ＣＤｒ、ＣＤｒに伝達されると、セン
スアンプ５がこの読み出しコモンデータ線ＣＤｒ、ＣＤ
ｒのレベル変化を検出して増幅する。センスアンプ５に
よる増幅出力は出力ラッチ回路６に取り込まれ、出力バ
ッファ７から読み出しデータＤｏｕｔとして外部に与え
られる。

読み出し動作においてセンスアンプ５はレベルシフト回
路５１の作用により読み出しビット線さらには読み出し
モンデータ線ＣＤｒ、ＣＤｒの電源電圧Ｖｄｄ近傍の微
小なレベル変化を即座に検出して出力動作を確定するか
ら、読み出しワード線の選択期間は比較的短くされ、こ
れに呼応してデータの読み出し動作に際して変化される
読み出しビット線や読み出しコモンデータ線の振幅も電
源電圧Ｖｄｄ寄りの変化に留められている。

時刻ｔ、にリードクロックＣＥＲがアサートされてから
読み出しデータＤ　ｏ　ｕ　ｔが確定するまでのアクセ
スタイムは第９図のｔｅａ□とされる。

尚、第９図のタイムチャートに示される動作では、ライ
トクロックＣＥＷのハイレベル期間に書き込みアドレス
と読み出しアドレスは一致せず、またリートクロックＣ
ＥＲのハイレベル期間はライトクロックＣＥＷのハイレ
ベル期間に重なっていないので、検出信号ＡＣは常時ハ
イレベルとなり、短絡回路９に含まれる伝達ＭＯＳＦＥ
ＴＱ２２、Ｑ２２はオフ状態を維持している。

次に、本実施例の２ポ一トＲＡＭにおいて、同一メモリ
セルに対して書き込み及び読み出し動作を同じタイミン
グで行う動作の一例を第１０図を参照しながら説明する
。

第１０図では、リードクロックＣＥＲとライトクロック
ＣＥＷの位相は完全同一にされ、リートサイクル５ＹＣ
ｒとライトサイクルＳＹＣｗが完全に重なっている場合
を一例とする。

ライトクロックＣＥＷとリードクロックＣＥＨのハイレ
ベル期間が重なるときにも書き込みと読み出しのための
基本的な動作は上記同様相互に独立して行われることに
なるが、特にライトクロックＣＥＷのハイレベル期間に
書き込みアドレスＡｗ１〜Ａｗｎと読み出しアドレスＡ
ｒ１〜Ａ　ｒ　ｎの一致を監視するアドレス−数構出回
路８によりそれらアドレスの一致が判別されるときは、
検出信号ＡＣがローレベルにされ、このローレベルの検
出信号ＡＣが短絡回路９に含まれる伝達ＭＯＳＦＥＴＱ
２２．Ｑ２２をオン動作させる。これにより、オン状態
の伝達ＭＯＳＦＥＴＱ２２．Ｑ２２は、書き込みデータ
Ｄｊｎに従った書き込みデータドライバ３の駆動信号を
書き込みコモンデータ線ＣＤｗ、ＣＤｗから読み出しコ
モンデータ線ＣＤｒ、ＣＤｒに直接伝達する。

このようにして伝達された書き込みデータはセンスアン
プ５に与えられて、本来のデータ読み出しタイミングに
従って外部に与えられる。このようにして外部に与えら
れるデータは書き込み優先の条件を実質的に満足してお
り、また、この外部へのデータ読み出し動作は書き込み
動作に並行して行われることになるから、従来のように
書き込み優先条件を満足するために一旦書き込まれたデ
ータが再度読み出されるまで読み出し動作の確定を待つ
必要はない。この読み出し動作ではメモリセルの読み出
し情報を利用しなし１がら、このときのアクセスタイム
ｔｃａ２は第９図で説明した」１記アクセスタイムｔｅ
ａ１よりも若干短くなる。

第１０図に示される読み出しピノＩ・線ＢＬｒβ。

ＢＬｒβの変化は、選択されるメモリセルの保持情報が
そのときの書き込みデータＤｉｎによって反転される場
合の状態を示す。即ち、最初はメモリセルの保有情報に
従って読み出しビット線Ｂ　Ｌｒβ、ＢＬｒβがレベル
変化されるが、その後に当該メモリセルデータが書き込
みデータＤコｎによって反転されると、これに従って読
み出しビット線Ｂ　Ｌ　ｒβ、ＢＬｒβのレベル変化が
逆転される。従来のようにこの読み出しビット線ＢＬｒ
β。

ＢＬｒβのレベル変化を読み出しコモンデータ線ＣＤｒ
、ＣＤｒを通して外部に読み出す場合には、読み出しデ
ータＤｏｕｔの確定は破線で示されるように遅れ、その
アクセスタイムｔｅａ３は極めて長くなってしまう。尚
、読み出し７ビツト線ＢＬｒβ、ＢＬｒβのレベル変化
の状態は実際よりも誇張されて図示されている。

したがって、本実施例の２ボ一トＲＡＭを第９図で説明
したアクセスタイムｔｅａ１をもって高速アクセスで利
用しても、同一メモリセルへの書き込み及び読み出しの
同しアクセスを禁止するという制約条件を設けなくても
済み、これによって、本実施例２ポートＲＡＭは如何な
るアクセス条件においても高速アクセスが可能になる。

〔実施例２〕 相対的にレベルの高い一方の電源電圧レベルをプリチャ
ージレベルとする書き込みビット線及び読み出しビット
線に結合されるスタティックメモリセルに対してデータ
の書き込み動作と読み出し動作を非同期で独立に行い得
る書き込み系と読み出し系を備える２ポートＲＡ、　Ｍ
においては、第１１図や第１２図に示される構造のメモ
リセルを採用することができる。

第１１図のメモリセル６０は読み出しトランスファゲー
トとしてｐチャンネル型ＭＯＳＦＥＴＱ５０、Ｑ５１を
用いた点が上記メモリセル１０と相違する。

第１２図のメモリセル６Ｊ−は高抵抗負荷Ｒ，Ｒを用い
た点が第１１図のメモリセル６０と相違する。

メモリセル６０や６１を用いて２ポ一トＲＡＭを構成す
る場合には、読み出しワード線ＷＬｒαの選択レベルを
ローレベルに変える点を除き実施例１の構造をそのまま
適用することもできる。

本実施例において、書き込みビット線ＢＬｗβ。

ＢＬｗβ及び読み出しビット線ＢＬｒβ、ＢＴ＝ｒβは
共に相対的にレベルの高い電源電圧Ｖｄｄにプリチャー
ジされる。この状態でメモリセルデータが読み出しビッ
ト線ＢＬｒβ、ＢＬｒβに与えられるとき、オン状態に
制御される読み出し１−ランスファゲート構成用のＰチ
ャンネル型ＭＯ３ＦＥＴＱ５０．Ｑ５１はその相互コン
ダクタンスが大きくされる結果、この大きな相互コンダ
クタンスが、電源電圧Ｖｄｄ近傍で変化するメモリセル
データの伝達性能を高めるように働く。書き込み動作に
おいて、プリチャージレベルからディスチャージされる
書き込みビット線ＢＬｗβ、ＢＴ、ｗβに導通にされる
書き込みトランスファゲート構成用のｎチャンネル型Ｍ
ＯＳＦＥＴＱ３．Ｑ４はその相互コンダクタンスが大き
くされる結果、この大きな相互コンダクタンスが、電源
電圧Ｖｄｄからディスチャージされる書き込みビット線
のレベル変化をスタティックラッチ回路に伝達する性能
を高めるように働く。

このように書き込みビット線及び読み出しビット線を相
対的にレベルの高い一方の電源電圧Ｖｄｄにプリチャー
ジする形式において、書き込み１ヘランスフアゲートを
ｎチャンネル型ＭＯＳＦＥＴで構成し、読み出しトラン
スファゲートをｐチャンネル型ＭＯＳＦＥＴで構成する
ことにより、電源電圧Ｖｄｄにプリチャージされている
読み出しビット線に、メモリセルデータに応する微小な
電位変化をそのまま与えることができるようになり、デ
ータの読み出し速度が向上する。このとき書き込み性能
は犠牲にされない。

特に、第１１図に示されるようにＣＭＯＳスタティック
ラッチ回路によりメモリセルを構成する場合には書き込
み及び読み出しトランスファゲートもＣＭＯ８回路にな
るため、スタティックラッチ構成用トランジスタの拡散
層を引き延ばし利用してトランスファゲート構成用トラ
ンジスタを形成することができるようになり、メモリセ
ル構成用トランジスタのレイアウトが楽になる。

第１１図及び第１２図に示されるメモリセル構造を実施
例１で説明したセンスアンプ５、更にはｐチャンネル型
ＭＯＳＦＥＴによって構成される読み出しＹセレクタ４
及びｎチャンネル型ＭＯ８Ｆ　ＥＴによって構成される
書き込みＹセレクタ２と組合せることにより、２ポート
ＲＡ　Ｍのデータ読み出し動作を一層高速化することが
できるようになる。

以上本発明者によってなされた発明を実施例に基づいて
具体的に説明したが本発明はそれに限定されるものでは
なく、その要旨を逸脱しない範囲において種々変更可能
であることは言うまでもない。

一ヒ記実施例」では伝達手段を、書き込みデータを書き
込みコモンデータ線がら読み出しコモンデータ線に与え
るｐチャンネル型伝達ＭＯＳＦＥＴＱ２２．Ｑ２２とし
て説明したが、第１３図に示されるように、書き込みデ
ータを出力ランチ回路６に与えるようにしてもよい。即
ち、書き込みコモンデータ線ＣＤｗ、ＣＤｗを、ｐチャ
ンネル型伝達ＭＯ３ＦＥＴＱ２２′、Ｑ２２　’を介し
てラッチ回路５４を構成するＣＭＯＳインバータ５６の
入力とＣＭＯＳインバータ５７の出方に結合する。

また、実施例１では伝達ＭＯＳＦＥＴＱ２２゜Ｑ２２が
オン動作されることに呼応して読み出しＹセレクタ４を
構成する全ての選択ＭＯＳＦＥＴＱ２１をオフ状態に制
御する読み出しＹアドレスデコーダ２９を採用したが、
メモリセルの駆動能力に比べて書き込みデータドライバ
の駆動能力が極めて大きい場合には選択ＭＯＳＦＥＴＱ
２１に対してそのような考慮を払わないでもよい場合が
ある。

本発明は２ポ一トＲＡＭに限定されず第１４図のような
メモリセルを用いることにより３ポ一トＲＡＭに、さら
にはそれ以上のポートを持つ多ポートＲＡＭにも適用す
ることができる。第１４図に示されるメモリセルは、読
み出し用ワード線ＷＬｒ、αに結合されるｐチャンネル
型ＭＯＳＦＥＴＱ５４．Ｑ５５により第１読み出しポー
トが構＝５５− 成され、読み出し用ワード線Ｗ　Ｔ、　ｒ２αに結合さ
れるｐチャンネル型ＭＯＳＦＥＴＱ５６．Ｑ５７により
第２の読み出しポーＩ−が構成され、そして書き込み用
ワード線ＷＬｗαに結合されるｎチャンネル型ＭＯＳＦ
ＥＴＱ５８．Ｑ５９により書き込みポートが構成される
。

第１４図のメモリセルを実施例１に適用して３ポ一トＲ
ＡＭを構成する場合には、アｌくレス一致検出回路は第
１５図のような回路構成を採用することができる。第１
５図に示されるアドレス−数構出回路は、第１読み出し
ポートに関する読み出しアドレスと書き込みアドレスと
を対応するビット毎に夫々排他的論理和６０によりその
一致を判別し、各ビットの一致をノアゲー１−６１で判
定する。同様に、第２読み出しポートに関する読み出し
アドレスと書き込みアドレスとを対応するピント毎に夫
々排他的論理和６２によりその一致を判別し、各ビット
の一致をノアゲー１−６３で判定する。そして両ノアゲ
ートの判定結果に対して論理和６４を採り、その結果に
対してライトクロックＣＥＷとナンド論理６５を採って
検出信号ＡＣを形成する。

尚、実施例２においては伝達手段は必須の構成要件では
ない。

以上本発明者によってなされた発明をその背景となった
利用分野である２ポ一トＲＡＭに適用した場合について
説明したが本発明はそれに限定されるものではなく、そ
の他の多ポートＲＡＭさらにはゲートアレーなどにも広
く適用することができる。本発明は少なくとも、書き込
み動作と読み出し動作を独立に行い得る条件のものに適
用することができる。

〔発明の効果〕

本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば下記の通りである。

（１）同一メモリセルに概ね同じタイミングで書き込み
動作と読み出し動作が行われるとき、伝達手段が、書き
込みデータを直接読み出し系のセンスアンプやデータ出
力バッファの入力に与えるため、このようにして読み出
し系に与えられるデータは、書き込み優先の条件を実質
的に満足した状態で高速に外部に読み出し可能とされる
。したがって、同一メモリセルに対して書き込み及び読
み出しの同時アクセスを禁止制御するという制限条件を
設定することなく多ボートＲＡＭを高速アクセスで利用
することができるようになる。

（２）外部から書き込み系に与えられるデータを伝達手
段が書き込みコモンデータ線から読み出しコモンデータ
線に伝達する構成においては、この伝達手段を介して書
き込みデータが与えられるセンスアンプは、本来のデー
タ読み出し動作タイミングに従って増幅動作を行うため
、当該伝達手段は、書き込みデータを読み出し系に伝達
するタイミングを特別に制御する必要はなく、伝達手段
の構成を極めて簡素化することができる。

（３）書き込みコモンデータ線及び読み出しコモンデー
タ線が相対的にレベルの高い一方の電源電圧レベルにプ
リチャージされている状態で書き込みデータが伝達手段
を介して書き込み系から読み出し系に与えられるとき、
Ｐチャンネル型ＭＯＳＦＥＴで構成された伝達手段はそ
の相互コンダクタンスが大きくされる結果、この大きな
相互コンダクタンスが、書き込みデータの伝達性能を高
めるように働き、これによって、同一メモリセルに概ね
同じタイミングで書き込みと読み出し動作が行われる場
合の読み出し動作を一層高速化することができる。

（４）伝達手段が書き込みデータを読み出し系に与える
とき、読み出しセレクタが全ての読み出しビット線を読
み出しコモンデータ線に対して非導通に制御することに
より、この非導通状態が、このとき選択されるメモリセ
ルデータと読み出し系に与えられる書き込みデータとの
競合を回避するように働き、これによって、同一メモリ
セルに対して概ね同じタイミングで書き込みと読み出し
動作を行う場合の当該読み出し動作を一層高速化するこ
とができる。

（５）書き込みビット線及び読み出しビット線を相対的
にレベルの高い一方の電源電圧レベルにプ＝５９− リチャージする形式で書き込み動作と読み出し動作を独
立に行い得る多ポートＲＡＭにおいて、書き込み１−ラ
ンスファゲートをｎチャンネル型ＭＯＳＦＥＴとし、読
み出しトランスファゲートをｐチャンネル型ＭＯＳＦＥ
Ｔとするメモリセル構造を採用することにより、電源電
圧にプリチャージされている読み出しビット線にメモリ
セルデータが与えられるとき、Ｐチャンネル型ＭＯ３Ｆ
ＥＴで構成される読み出しトランスファゲートはその相
互コンダクタンスが大きくされる結果、この大きな相互
コンダクタンスが、電源電圧近傍で変化するメモリセル
データの伝達性能を高めるように働き、電源電圧にプリ
チャージされている読み出しビット線に、メモリセルデ
ータに応する微小な電位変化をそのまま与えることがで
きるようになって、データの読み出し速度を向上させる
ことができるようになる。このとき、ｎチャンネル型Ｍ
ＯＳＦＥＴで成る書き込み専用Ｉ−ランスファゲートの
作用により書き込み性能は犠牲にされない。

（６）書き込みビット線及び読み出しビット線さらには
書き込みコモンデータ線及び読み出しコモンデータ線が
相対的にレベルの高い一方の電源電圧にプリチャージさ
れる形式の多ポートＲＡＭにおいて、読み出しビット線
を読み出しコモンデータ線に選択的に導通に制御するた
めの読み出しセレクトスイッチをｐチャンネル型ＭＯＳ
ＦＥＴにし、書き込みビット線を書き込みコモンデータ
線に選択的に導通に制御するための書き込みセレクトス
イッチをｎチャンネル型ＭＯＳＦＥＴにすると、メモリ
セルデータが読み出しピント線からコモンデータ線に与
えられるとき、オン状態に制御されるｐチャンネル型Ｍ
ＯＳＦＥＴで成る読み出しセレクトスイッチはその相互
コンダクタンスが大きくされ、この大きな相互コンダク
タンスが、電源電圧近傍で変化するメモリセルデータの
伝達性能を高めるように作用する。また、書き込み動作
においてオン状態に制御されるｎチャンネル型ＭＯＳＦ
ＥＴで成る書き込みセレクタの相互コンダクタンスは大
きくされる結果、この大きな相互コンダクタンスが、電
源電圧からディスチャージされる書き込みコモンデータ
線のディスチャージ到達レベルを書き込みピント線に伝
達する性能を高める。したがって、各セレクトスイッチ
をＣＭＯＳトランスファゲートで構成する場合に比へて
、データの伝達特性を損なうことなくそれらの構成素子
数を半減することができる。

（７）センスアンプに含まれるレベルシフト回路は、読
み出しコモンデータ線に与えられる電源電圧近傍の微小
なレベル変化を、差動アンプの増幅動作上量も高感度と
なる動作点付近でのレベル変化に変換するから、このレ
ベルシフトされた電圧を受ける差動アンプは、負荷容量
の大きな読み出しビット線や読み出しコモンデータ線自
体が差動アンプの動作点近傍に到達するのを待つことな
くその増幅動作を高速に確定することができ、これによ
って、データの読み出し動作の高速化を達成することが
できる。

更に、メモリセルが結合された負荷容量の大きな信号線
が差動アンプの動作点近傍に到達するのを持つことなく
ワード線選択動作を終了することができることにより、
データ読み出し動作における読み出しビット線の振幅を
電源電圧寄りの変化に留めておくことができ、読み出し
ビット線や読み出しコモンデータ線のプリチャージ動作
の高速化を図ることができると共に、当該信号線のプリ
チャージ動作に必要とされる電力消費量を低減すること
ができる。

【図面の簡単な説明】

第１図は本発明の一実施例であ２ボ一トＲＡＭの全体を
示すブロック図、 第２図は第１図の２ポ一トＲＡＭのメモリセルから書き
込み系及び読み出し系に至る要部を示す回路図、 第３図は第１図における２ポ一トＲＡＭのセンスアンプ
から出カバソファ回路に至る回路図、第４図はアドレス
バッファの一例を示す回路図、第５図はアドレスデコー
ダの一例を示す回路図、第６図はワードトライバの一例
を示す回路図、第７図は書き込みデータドライバの一例
を示す回路図、 第８図はアドレス−数棟出回路の一例を示す回路図、 第９図は書き込みアドレスと読み出し７１〜レスが一致
しない場合の書き込み動作と読み出し動作の一例を説明
するためのタイミングチャート、第１０図は同一メモリ
セルに対して書き込み及び読み出し動作が同一タイミン
グで行われる場あの動作の一例を説明するためのタイミ
ングチャー化−１ 第１１図及び第１２図は書き込みトランスファゲートと
読み出しトランスフアゲ−１−を構成するＭＯＳトラン
ジスタの導電型を相互に相違させて成るメモリセル構造
の一例を示す回路図である。 第」３図は伝達手段のその他の例を示す回路図、第１４
図は３ポート　ＲＡ　Ｍに採用可能なメモリセル構造の
一例を示す回路図、 第１５図は第１４図のメモリセルを採用して成る３ボ一
トＲＡＭにおけるアドレス−数棟出回路の一例を示す回
路図である。 トメモリセルアレイ、２・・書き込みＹセレクー図− 夕、３・・・書き込みデータドライバ、４・・読み出し
Ｙセレクタ、Ｑ２１　　・選択ＭＯＳＦＥＴ、５・・セ
ンスアンプ、６・・出力ラッチ、７　出力バッファ回路
、８・・アドレス−数構出回路、９　短絡回路、Ｑ２２
・・伝達ＭＯＳＦＥＴ、ＣＥＲ・リートクロック、ＣＥ
Ｗ　　ライトクロック、ＡＣ検出信号、Ａｒ１〜Ａ　ｒ
　ｎ・読み出しアドレス、Ａｗ□〜Ａｗｎ・・書き込み
アドレス、ＷＬｒ１〜ＷＬｒ２＋・・・読み出し用ワー
ｌく線、ＷＬｗ１〜ＷＬｗ２＋・・書き込み用ワード線
、Ｂ　Ｌ　ｒｌ、　Ｂ　Ｌ　ｒ□−Ｂ　Ｔ−１−２ｉｎ
−１］＋　Ｂ　Ｌ　ｒ２＋ｎ　−＋＋−読み出しピント
線、ＢＬｗ、。 ＢＬｗ、〜ＢＬｗ、、ｔｎ−ｎ、ＢＬＷ２［η−口・・
・書き込みビット線、ＣＤｗ、ＣＤｗ・・・書き込みコ
モンデータ線、ＣＤｒ、ＣＤｒ・・読み出しコモンデー
タ線、１ｏ・・メモリセル、１１・・・プリチャージ回
路、１３　読み出しＸアドレスバッファ、１４・・読み
出しＸアドレスデコーダ、１５・・読み出しワードドラ
イバ、２１・書き込みＸアドレスバッファ、２２・・・
書き込みＸアドレスデコーダ、２３　・書き込みワード
ドライバ、２４・・・書き込みＹアドレスバッファ、２
５・書き込みＹアドレスデコーダ、２８・・読み出しＹ
アドレスバッファ、２９・読み出しＹアドレスデコーダ
、５０　差動アンプ、５１　レベルシフト回路。 第１３図 第１４図 Ｌｒ２ｃＸ Ｌｒｔ９１ 第１５図 １，６゜

Claims (1)

1. 【特許請求の範囲】 １、書き込みアドレスによって選択されるメモリセルの
   書き込みビット線に書き込みデータを与えるための書き
   込み系と、読み出しアドレスによって選択されるメモリ
   セルから読み出しビット線に与えられるデータを外部に
   読み出すための読み出し系とを備え、独立にデータの書
   き込みと読み出しが可能にされた多ポートＲＡＭにおい
   て、書き込みアドレスと読み出しアドレスの一致を検出
   するためのアドレス一致検出手段と、このアドレス一致
   検出手段の一致検出に呼応して、外部から書き込み系に
   与えられる書き込みデータを直接読み出し系に伝達する
   ための伝達手段とを設けて成るものであることを特徴と
   する多ポートＲＡＭ。 ２、上記伝達手段は、外部から書き込み系に与えられる
   データを書き込みコモンデータ線を介して読み出し系に
   含まれる読み出しコモンデータ線に伝達するスイッチ素
   子であることを特徴とする特許請求の範囲第１項記載の
   多ポートＲＡＭ。 ３、上記メモリセルはスタティックラッチ回路を含み、
   このメモリセルのデータ入出力端子に個別的に結合され
   る書き込みビット線及び読み出しビット線、さらにはこ
   れらと選択的に導通にされ得る書き込みコモンデータ線
   及び読み出しコモンデータ線は、相対的にレベルの高い
   一方の電源電圧レベルにプリチャージされるものであっ
   て、これら書き込みコモンデータ線と読み出しコモンデ
   ータ線を選択的に導通に制御する伝達手段としての上記
   スイッチ素子がｐチャンネル型ＭＯＳＦＥＴによって構
   成されて成るものであることを特徴とする特許請求の範
   囲第２項記載の多ポートＲＡＭ。 ４、上記アドレス一致検出手段による書き込みアドレス
   と読み出しアドレスの一致検出に呼応して、読み出しビ
   ット線を読み出しコモンデータ線に選択的に導通に制御
   するための読み出しセレクタを全て非導通に制御可能な
   読み出しアドレスデコーダを備えて成るものであること
   を特徴とする特許請求の範囲第２項記載の多ポートＲＡ
   Ｍ。 ５、上記伝達手段は、読み出し系に含まれるセンスアン
   プの出力とデータ出力バッファ回路の入力との間に設け
   た出力ラッチ回路に書き込みデータを伝達するスイッチ
   素子であることを特徴とする特許請求の範囲第１項記載
   の多ポートＲＡＭ。 ６、相対的にレベルの高い一方の電源電圧レベルをプリ
   チャージレベルとする書き込みビット線及び読み出しビ
   ット線に結合されるスタティッメモリセルに対してデー
   タの書き込み動作と読み出し動作を独立に行い得る書き
   込み系と読み出し系を備える多ポートＲＡＭであって、
   書き込みビット線とスタティックメモリセルとを結合す
   るための書き込みトランスファゲートがｎチャンネル型
   ＭＯＳＦＥＴとされ、読み出しビット線とスタティック
   メモリセルとを結合するための読み出しトランスファゲ
   ートがｐチャンネル型ＭＯＳＦＥＴとされて成るもので
   あることを特徴とする多ポートＲＡＭ。 ７、上記読み出し系は読み出しコモンデータ線に結合さ
   れたセンスアンプを含み、このセンスアンプは、差動ア
   ンプと、読み出しコモンデータ線のプリチャージレベル
   を上記差動アンプの動作点近傍にレベルシフトさせて当
   該差動アンプの入力端子に供給するレベルシフト回路と
   を含んで成るものであることを特徴とする特許請求の範
   囲第６項記載の多ポートＲＡＭ。 ８、読み出しビット線を読み出しコモンデータ線に選択
   的に導通に制御するための読み出しセレクトスイッチを
   ｐチャンネル型ＭＯＳＦＥＴによって構成し、書き込み
   ビット線を書き込みコモンデータ線に選択的に導通に制
   御するための書き込みセレクトスイッチをｎチャンネル
   型ＭＯＳＦＥＴによって構成して成るものであることを
   特徴とする特許請求の範囲第６項又は第７項記載の多ポ
   ートＲＡＭ。