JPS6010336B2 - アドレス比較方式 - Google Patents
アドレス比較方式Info
- Publication number
- JPS6010336B2 JPS6010336B2 JP56048622A JP4862281A JPS6010336B2 JP S6010336 B2 JPS6010336 B2 JP S6010336B2 JP 56048622 A JP56048622 A JP 56048622A JP 4862281 A JP4862281 A JP 4862281A JP S6010336 B2 JPS6010336 B2 JP S6010336B2
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- JP
- Japan
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- real
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- Expired
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Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/10—Address translation
- G06F12/1027—Address translation using associative or pseudo-associative address translation means, e.g. translation look-aside buffer [TLB]
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Debugging And Monitoring (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Description
【発明の詳細な説明】
本発明は仮想記憶方式の計算機システムにおいて、プロ
グラムのデノゞツク、ハードウエアテストなどに際し、
オペレータの指定したロケーションでプログラム命令の
実行を停止し、処理システムの内部状態を検証する場合
に用いられるアドレス比較方式に関する。
グラムのデノゞツク、ハードウエアテストなどに際し、
オペレータの指定したロケーションでプログラム命令の
実行を停止し、処理システムの内部状態を検証する場合
に用いられるアドレス比較方式に関する。
伍乏想記憶方式を用いた情報処理システムにおいては、
プログラムの作成を容易にするために、プログラミング
上のアドレス空間と実際のハードウェア的に主記憶装置
をアクセスするときに用いられるアドレス空間とを分離
するようになっている。
プログラムの作成を容易にするために、プログラミング
上のアドレス空間と実際のハードウェア的に主記憶装置
をアクセスするときに用いられるアドレス空間とを分離
するようになっている。
このため、主記憶装置上に設けられたページテーブルに
おいて論理アドレスと実アドレスとの対応を見出し、実
アドレスを抽出して主記憶装置をアクセスすることが必
要となる。しかし上記べージテープルを各アクセス毎に
参照するのでは効率が悪い。そこで該論理アドレスと実
アドレスとの対応を見出す処理を高速化するために、一
度見出された上記対応を対応表の形で処理装置内に作ら
れた論理・実アドレス対応テーブル（トランスレーシヨ
ン・ルックアサイド・バツフア：ＴＬＢに相当）上に記
憶し、該びＬＢを索引することで与えられた論理アドレ
スに対応する実アドレスを決定するようにしている。ま
た、上記のような仮想記憶式のデータ処理装置には、プ
ログラムのデバックやハードウェアテストなどを能率よ
く行うために、オペレータの指定した主記憶装置のロケ
ーションに対してデータのフェッチやストア、命令のフ
ェツチなどが行なわれると、プログラム命令の実行を停
止させる機能が付加されている。この目的のために設け
られる回路手段は、情報処理装置本来の命令処理には不
要の回路手段であり、したがって、できるだけ小さいも
のであることが望ましい。しかしプログラム実行中の主
記憶装置のアクセス要求は論理アドレスで行われ、そし
て実際にハードウェア的にメモリアクセスする実アドレ
スで行われるものであるため、論理アドレスと実アドレ
スとの変換に加えて論理アドレスと比較アドレスとの比
較をも行わなければならず、そのため回路構成が複雑に
なって上述する観点から望ましくない。本発明は上記の
点に鑑みなされたもので、その目的は仮想記憶式データ
処理システムにおけるプログラムデバック時などの命令
の実行停止制御などに適用される回路の削減を可能にし
たアドレス比較方式を提供するにある。
おいて論理アドレスと実アドレスとの対応を見出し、実
アドレスを抽出して主記憶装置をアクセスすることが必
要となる。しかし上記べージテープルを各アクセス毎に
参照するのでは効率が悪い。そこで該論理アドレスと実
アドレスとの対応を見出す処理を高速化するために、一
度見出された上記対応を対応表の形で処理装置内に作ら
れた論理・実アドレス対応テーブル（トランスレーシヨ
ン・ルックアサイド・バツフア：ＴＬＢに相当）上に記
憶し、該びＬＢを索引することで与えられた論理アドレ
スに対応する実アドレスを決定するようにしている。ま
た、上記のような仮想記憶式のデータ処理装置には、プ
ログラムのデバックやハードウェアテストなどを能率よ
く行うために、オペレータの指定した主記憶装置のロケ
ーションに対してデータのフェッチやストア、命令のフ
ェツチなどが行なわれると、プログラム命令の実行を停
止させる機能が付加されている。この目的のために設け
られる回路手段は、情報処理装置本来の命令処理には不
要の回路手段であり、したがって、できるだけ小さいも
のであることが望ましい。しかしプログラム実行中の主
記憶装置のアクセス要求は論理アドレスで行われ、そし
て実際にハードウェア的にメモリアクセスする実アドレ
スで行われるものであるため、論理アドレスと実アドレ
スとの変換に加えて論理アドレスと比較アドレスとの比
較をも行わなければならず、そのため回路構成が複雑に
なって上述する観点から望ましくない。本発明は上記の
点に鑑みなされたもので、その目的は仮想記憶式データ
処理システムにおけるプログラムデバック時などの命令
の実行停止制御などに適用される回路の削減を可能にし
たアドレス比較方式を提供するにある。
本発明のアドレス比較方式は、論理アドレスと実アドレ
スの変換を行うためのアドレス変換用テーブルのェソト
リ内、もしくは記憶した実ページアドレスをダイナミッ
ク・アドレス・トランスレーション・オペレーションに
より上記アドレス変換用テーブルに登録するページテー
ブルのェントリ内に、そのェント川こ登録されているペ
ージ内にアドレス比較対象として指定されたロケーショ
ンが存在することを示す情報を記憶し、この情報がＯＮ
で、かつページ内ディスプレースメントが指定ロケーシ
ョンと一致したときアドレス一致条件を送出するように
したものである。以下、本発明の実施例を図面について
説明する。
スの変換を行うためのアドレス変換用テーブルのェソト
リ内、もしくは記憶した実ページアドレスをダイナミッ
ク・アドレス・トランスレーション・オペレーションに
より上記アドレス変換用テーブルに登録するページテー
ブルのェントリ内に、そのェント川こ登録されているペ
ージ内にアドレス比較対象として指定されたロケーショ
ンが存在することを示す情報を記憶し、この情報がＯＮ
で、かつページ内ディスプレースメントが指定ロケーシ
ョンと一致したときアドレス一致条件を送出するように
したものである。以下、本発明の実施例を図面について
説明する。
第１図は本発明にかかるアドレス比較方式の一例を示す
ものである。
ものである。
同図において、１は論理アドレスから実アドレスの変換
を高速に行うアドレス変換用のＴＬＢ（トランスレーシ
ョン・ルックアサィド・バッファ）で、このＴＬＢＩの
各ェント川ま論理ページアドレスＬＡの一部又は全部を
示す部分と、これに対応する実ページアドレスＲＡを示
す部分および当該ェントリの論理ページアドレスＬＡが
比較対象ロケーションの論理べ−ジアドレスと一致して
いることを示すフラグＦをセットする部分とからなって
いる。また、２は論理アドレスレジスタで、上位の論理
アドレスＬＡの部分と下位のページ内ディスプレースメ
ントＤｉＳＰの部分からなり、この論理アドレスレジス
タ２の論理アドレスＬＡでＴＬＢＩをアクセスすること
により、これに対応する実ページアドレスＲＡおよび論
理ページアドレス一致のフラグをそれぞれの選択回路３
および４を介して実アドレスレジスタ５およびフリツプ
フロツプ６にそれぞれセットするようになっている。ま
た、実アドレスレジスタ５の上位にはＴＬＢＩからの実
アドレスＲＡが、下位には上記論理アドレスレジスタ２
のページ内ディスプレースメントＤｉＳＰがそれぞれセ
ットされるようになっており、さらに実アドレスレジス
タ５にはその実アドレスＲＡの更新をさせるためのイン
クルメンタ７が設けられている。
を高速に行うアドレス変換用のＴＬＢ（トランスレーシ
ョン・ルックアサィド・バッファ）で、このＴＬＢＩの
各ェント川ま論理ページアドレスＬＡの一部又は全部を
示す部分と、これに対応する実ページアドレスＲＡを示
す部分および当該ェントリの論理ページアドレスＬＡが
比較対象ロケーションの論理べ−ジアドレスと一致して
いることを示すフラグＦをセットする部分とからなって
いる。また、２は論理アドレスレジスタで、上位の論理
アドレスＬＡの部分と下位のページ内ディスプレースメ
ントＤｉＳＰの部分からなり、この論理アドレスレジス
タ２の論理アドレスＬＡでＴＬＢＩをアクセスすること
により、これに対応する実ページアドレスＲＡおよび論
理ページアドレス一致のフラグをそれぞれの選択回路３
および４を介して実アドレスレジスタ５およびフリツプ
フロツプ６にそれぞれセットするようになっている。ま
た、実アドレスレジスタ５の上位にはＴＬＢＩからの実
アドレスＲＡが、下位には上記論理アドレスレジスタ２
のページ内ディスプレースメントＤｉＳＰがそれぞれセ
ットされるようになっており、さらに実アドレスレジス
タ５にはその実アドレスＲＡの更新をさせるためのイン
クルメンタ７が設けられている。
８は比較回路で、この比較回路８には上記実アドレスレ
ジスタ５のページ内ディスプレースメントＤｉＳＰおよ
び比較アドレスレジスタ９からの比較すべきアドレスが
加えられるようになっており、さらに比較回路８の出力
および上記フリツプフロツプ６の出力にはアドレスの一
致条件を発生するアンドゲート１０が接続されている。
ジスタ５のページ内ディスプレースメントＤｉＳＰおよ
び比較アドレスレジスタ９からの比較すべきアドレスが
加えられるようになっており、さらに比較回路８の出力
および上記フリツプフロツプ６の出力にはアドレスの一
致条件を発生するアンドゲート１０が接続されている。
また、１１は図示しない主記憶装置に設けられるページ
テーブルで、その各ヱントリは実ページアドレスＲＡを
示す部分と、比較対象と一致した論理ページアドレスに
対応してフラグＦをセットする部分からなり、このペー
ジテーブル１１への実ページアドレスＲＡの設定は、主
記憶へのページングの際にＯＳ（オペレーティングシス
テム）によって行なわれ、一方、ページテーブル１１の
フラグフィールドへのフラグＦのセットは比較アドレス
モードに先立つ比較アドレス設定時にコンソールプロセ
ッサ等から比較アドレスに一致した論理ページアドレス
に対応するェント川こ対して行われるようになっており
、そしてページテーフル１１の内容はＤＡＴ（ダイナミ
ック・アドレス・トランスレーション）オペレーション
時にＴＬＢＩの書き込まれるものである。また、上記ペ
ージテーブル１１における実ページアドレス部およびフ
ラグセット部の出力側は実アドレスレジスタ５およびフ
リップフロップ６の選択回路３および４にバスラィン１
２，１３を介してそれぞれ接続され「べ−ジテーブル１
１の実ページアドレスＲＡおよびアドレス一致フラグＦ
を直接実アドレスレジスタ５およびフリツプフロツプ６
に出力できるようになっている。次に上記のように構成
された本発明アドレス比較回路の動作について説明する
。
テーブルで、その各ヱントリは実ページアドレスＲＡを
示す部分と、比較対象と一致した論理ページアドレスに
対応してフラグＦをセットする部分からなり、このペー
ジテーブル１１への実ページアドレスＲＡの設定は、主
記憶へのページングの際にＯＳ（オペレーティングシス
テム）によって行なわれ、一方、ページテーブル１１の
フラグフィールドへのフラグＦのセットは比較アドレス
モードに先立つ比較アドレス設定時にコンソールプロセ
ッサ等から比較アドレスに一致した論理ページアドレス
に対応するェント川こ対して行われるようになっており
、そしてページテーフル１１の内容はＤＡＴ（ダイナミ
ック・アドレス・トランスレーション）オペレーション
時にＴＬＢＩの書き込まれるものである。また、上記ペ
ージテーブル１１における実ページアドレス部およびフ
ラグセット部の出力側は実アドレスレジスタ５およびフ
リップフロップ６の選択回路３および４にバスラィン１
２，１３を介してそれぞれ接続され「べ−ジテーブル１
１の実ページアドレスＲＡおよびアドレス一致フラグＦ
を直接実アドレスレジスタ５およびフリツプフロツプ６
に出力できるようになっている。次に上記のように構成
された本発明アドレス比較回路の動作について説明する
。
まず、ページテーブル１１にセットされた実ページアド
レスＲＡおよびアドレス一致のフラグＦかＤＡＴオペレ
ーションにより、ページアドレスの比較をも行ってＴＬ
Ｂ１の対応するフィールド、すなわちＴＬＢＩの実ペー
ジアドレス部およびフラグセツト部に第１図の如く登録
する。
レスＲＡおよびアドレス一致のフラグＦかＤＡＴオペレ
ーションにより、ページアドレスの比較をも行ってＴＬ
Ｂ１の対応するフィールド、すなわちＴＬＢＩの実ペー
ジアドレス部およびフラグセツト部に第１図の如く登録
する。
かかる状態において、図示しない処理部から仮想ストレ
ツジアクセスのために論理アドレスレジスタ２に論理ア
ドレスがセットされると、上位の論理アドレスＬＡによ
りＴＬＢＩがアクセスされる。これに伴い論理アドレス
ＬＡに対応する実ページアドレスＲＡおよびフラグＦの
値がそれぞれ取出される。これにより実ページアドレス
ＲＡは選択回路３（このとき選択回路３はＴＬＢＩのア
ドレスを選択できるようにセットされているものとする
）を通して実アドレスレジスタ５の上位にセットされ、
さらに論理アドレスレジスタ２の下位のページ内ディス
プレースメントＤｉＳＰは実アドレスレジスタ５の下位
にセットされる。そして上記アクセスに対応して抽出さ
れた実ページアドレスＲＡは図示しない記憶装置をアク
セスすることになる。一方、実アドレスレジスタ５の下
位にあるページ内ディスプレースメントＤｉＳＰは比較
回路８に転送され、該比較回路８において比較アドレス
レジスタ９からの比較すべきアドレス（指定ロケーショ
ン）と比較され、両者が一致すると、比較回路８からア
ンドゲートに対し一致信号が出力される。このとき、Ｔ
ＬＢＩから取出されたフラグＦの値が「１」であれば、
これが選択回路４を通してフリツプフロツプ６に加えら
れることによりフラグが立ち、すなわちフリツプフロツ
プ６の出力は「１」となり、この結果アンドゲート１０
からアドレス一致条件が発生し、該一致信号は命令の実
行を停止する信号となる。また、論理アドレスレジスタ
２の論理アドレスＬＡのアクセスによりＴＬＢＩから抽
出される実ページアドレスＲＡが比較すべき指定ロケー
ションのアドレスでない場合は、通常のアドレス変換の
みが行われ、そして実アドレスレジスタ５に取出された
実ページアドレスＲＡは図示しない記憶装置をアクセス
することで命令の実行を継続する。
ツジアクセスのために論理アドレスレジスタ２に論理ア
ドレスがセットされると、上位の論理アドレスＬＡによ
りＴＬＢＩがアクセスされる。これに伴い論理アドレス
ＬＡに対応する実ページアドレスＲＡおよびフラグＦの
値がそれぞれ取出される。これにより実ページアドレス
ＲＡは選択回路３（このとき選択回路３はＴＬＢＩのア
ドレスを選択できるようにセットされているものとする
）を通して実アドレスレジスタ５の上位にセットされ、
さらに論理アドレスレジスタ２の下位のページ内ディス
プレースメントＤｉＳＰは実アドレスレジスタ５の下位
にセットされる。そして上記アクセスに対応して抽出さ
れた実ページアドレスＲＡは図示しない記憶装置をアク
セスすることになる。一方、実アドレスレジスタ５の下
位にあるページ内ディスプレースメントＤｉＳＰは比較
回路８に転送され、該比較回路８において比較アドレス
レジスタ９からの比較すべきアドレス（指定ロケーショ
ン）と比較され、両者が一致すると、比較回路８からア
ンドゲートに対し一致信号が出力される。このとき、Ｔ
ＬＢＩから取出されたフラグＦの値が「１」であれば、
これが選択回路４を通してフリツプフロツプ６に加えら
れることによりフラグが立ち、すなわちフリツプフロツ
プ６の出力は「１」となり、この結果アンドゲート１０
からアドレス一致条件が発生し、該一致信号は命令の実
行を停止する信号となる。また、論理アドレスレジスタ
２の論理アドレスＬＡのアクセスによりＴＬＢＩから抽
出される実ページアドレスＲＡが比較すべき指定ロケー
ションのアドレスでない場合は、通常のアドレス変換の
みが行われ、そして実アドレスレジスタ５に取出された
実ページアドレスＲＡは図示しない記憶装置をアクセス
することで命令の実行を継続する。
また、性能上などの問題でページテーブル１ １からの
実ページアドレスあるいは一致フラグを直接メモリアク
セスおよびアドレス比較に使用したい場合は各選択回路
３，４はバスライン１２，１３側を選択し、ページテー
ブル１１から謙出される実ページアドレスＲＡおよび一
致フラグＦをＴＬＢＩに登録すると同時に、バスライン
１ ２，１３および選択回路３，４を通して実アドレス
レジスタ５およびフリツプフロツプ６にセットすれば良
いｏ第２図はページテーブルの内容をＤＡＴオペレーシ
ョンによりＴＬＢに登録するときにページアドレス一致
のためのフラグを作成してＴＬＢにセットするようにし
た本発明の他の実施例を示すものである。
実ページアドレスあるいは一致フラグを直接メモリアク
セスおよびアドレス比較に使用したい場合は各選択回路
３，４はバスライン１２，１３側を選択し、ページテー
ブル１１から謙出される実ページアドレスＲＡおよび一
致フラグＦをＴＬＢＩに登録すると同時に、バスライン
１ ２，１３および選択回路３，４を通して実アドレス
レジスタ５およびフリツプフロツプ６にセットすれば良
いｏ第２図はページテーブルの内容をＤＡＴオペレーシ
ョンによりＴＬＢに登録するときにページアドレス一致
のためのフラグを作成してＴＬＢにセットするようにし
た本発明の他の実施例を示すものである。
この第２図の実施例では、ページテーブル１１を実ペー
ジアドレスＲＡのみをストア一できる構成にし、かつ論
理アドレスレジスタ２の上位の論理アドレスＬＡと、比
較アドレスレジスタ９の比較すべきページに対応する比
較アドレスを比較する比較回路１４を設け、そして論理
アドレスと実アドレスとの対を新たにＴＬＢＩに登録す
る時に、論理アドレスレジスタ２の上位論理アドレスＬ
Ａと比較アドレスレジスタ９からのべ−ジに対応する比
較アドレスとを比較回路１４に取込んで比較し、その一
致で得られるフラグＦの値を指定ロケーションの論理ア
ドレスに対応してＴＬＢＩのフラグフイールド部にセッ
トするようにしたものである。この実施例においては第
１図の場合と同様の作用効果が得られる。なお、第２図
において第１図と同一の符号で示した部分は第１図と同
様の構成となっているため、その詳細な説明は省略する
。なお、可変長のオペランドの処理に関して、オペラン
ド先頭アドレスのみＴＬＢ変換し、以後は実アドレスの
みを更新して実行するような情報処理装置には極めて好
適なものとなる。
ジアドレスＲＡのみをストア一できる構成にし、かつ論
理アドレスレジスタ２の上位の論理アドレスＬＡと、比
較アドレスレジスタ９の比較すべきページに対応する比
較アドレスを比較する比較回路１４を設け、そして論理
アドレスと実アドレスとの対を新たにＴＬＢＩに登録す
る時に、論理アドレスレジスタ２の上位論理アドレスＬ
Ａと比較アドレスレジスタ９からのべ−ジに対応する比
較アドレスとを比較回路１４に取込んで比較し、その一
致で得られるフラグＦの値を指定ロケーションの論理ア
ドレスに対応してＴＬＢＩのフラグフイールド部にセッ
トするようにしたものである。この実施例においては第
１図の場合と同様の作用効果が得られる。なお、第２図
において第１図と同一の符号で示した部分は第１図と同
様の構成となっているため、その詳細な説明は省略する
。なお、可変長のオペランドの処理に関して、オペラン
ド先頭アドレスのみＴＬＢ変換し、以後は実アドレスの
みを更新して実行するような情報処理装置には極めて好
適なものとなる。
以上のように本発明によれば、論理アドレスと実アドレ
スの変換を行うためのＴＬＢもしくはＤＡＴオペレーシ
ョン時に実ページアドレスをＴＬＢに登録するようにし
たページテーブルのェントリ内に、そのェントリに登録
されているページ内にアドレス比較対象として指定され
たロケーションが存在することを示す情報を記憶させ、
この情報を利用して指定ロケーションのアドレスの一致
をとるようにしたものであるから、指定ロケーションア
ドレスを記憶するレジスタやアドレス比較回路は、ペー
ジ内ディスプレースメントの分だけ用意すれば良く、回
路の削減が図られるほか、仮想記憶式データ処理システ
ムにおけるプログラムのデバッグ時などの命令の実行停
止制御に対する回路を小さくできる効果がある。
スの変換を行うためのＴＬＢもしくはＤＡＴオペレーシ
ョン時に実ページアドレスをＴＬＢに登録するようにし
たページテーブルのェントリ内に、そのェントリに登録
されているページ内にアドレス比較対象として指定され
たロケーションが存在することを示す情報を記憶させ、
この情報を利用して指定ロケーションのアドレスの一致
をとるようにしたものであるから、指定ロケーションア
ドレスを記憶するレジスタやアドレス比較回路は、ペー
ジ内ディスプレースメントの分だけ用意すれば良く、回
路の削減が図られるほか、仮想記憶式データ処理システ
ムにおけるプログラムのデバッグ時などの命令の実行停
止制御に対する回路を小さくできる効果がある。
第１図は本発明にかかるアドレス比較方式の一例を示す
ブロック図、第２図は本発明の他の実施例を示すブロッ
ク図である。 図中、１はＴＬＢ、２は論理アドレスレジスタ、３，４
は選択回路、６は実アドレスレジスタ、６はフリツプフ
ロツプ、７はインクルメンタ、８，１４は比較回路、９
は比較アドレスレジスタ、１０はアソドゲート、１１は
ページテープル、１２，１３はバスラインである。 第１図 第２図
ブロック図、第２図は本発明の他の実施例を示すブロッ
ク図である。 図中、１はＴＬＢ、２は論理アドレスレジスタ、３，４
は選択回路、６は実アドレスレジスタ、６はフリツプフ
ロツプ、７はインクルメンタ、８，１４は比較回路、９
は比較アドレスレジスタ、１０はアソドゲート、１１は
ページテープル、１２，１３はバスラインである。 第１図 第２図
Claims (1)
- １ 論理アドレスと実アドレスの変換を行うためのアド
レス変換用テーブルのエントリ内、もしくは記憶した実
ページアドレスをダイナミツク・アドレス・トランスレ
イシヨン・オペレーシヨンにより上記アドレス変換用テ
ーブルに登録するページテーブルのエントリ内に、その
エントリに登録されているページ内にアドレス比較対象
のロケーシヨンが存在することを示す情報を記憶し、こ
の情報がＯＮで、かつページ内デイスプレースメントが
上記アドレス比較対象ロケーシヨンのアドレスと一致し
たときアドレス一致条件を送出するようにしたことを特
徴とするアドレス比較方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56048622A JPS6010336B2 (ja) | 1981-03-31 | 1981-03-31 | アドレス比較方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56048622A JPS6010336B2 (ja) | 1981-03-31 | 1981-03-31 | アドレス比較方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57169984A JPS57169984A (en) | 1982-10-19 |
| JPS6010336B2 true JPS6010336B2 (ja) | 1985-03-16 |
Family
ID=12808498
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56048622A Expired JPS6010336B2 (ja) | 1981-03-31 | 1981-03-31 | アドレス比較方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6010336B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4748556A (en) * | 1985-05-28 | 1988-05-31 | Tektronix, Inc. | Variable tracking word recognizer for detecting the occurrence of a dynamic-variable address |
| JP2580587B2 (ja) * | 1987-03-03 | 1997-02-12 | 日本電気株式会社 | アドレス変換バッファ |
-
1981
- 1981-03-31 JP JP56048622A patent/JPS6010336B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57169984A (en) | 1982-10-19 |
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