JPS6013559A - 容量性負荷の駆動回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は圧電素子等の容量性負荷の駆動回路に係り、特
に容量性負荷が短絡する場合等の異常電流からの保護が
可能な容量性負荷の駆動回路に関する。

〔発明の背景〕

容量性負荷例えば圧電素子等の駆動回路には高速、高振
幅のパルス電圧が必要で、このようなパルスを発生する
手段として従来、特開昭５８−２７４２７号公報に示さ
れる様なパルス電圧発生回路が知られている。この原理
を第１図に示す。直列に接続された第１のスイッチ１と
第２のスイッチ２との間に出力端子５が設けられ、容量
性負荷８が接続される。入力端子４からの信号φは第１
のスイッチ１を制御し、第２のスイッチ２はインバータ
３を通して得られる信号φによって制御される。このよ
うな構成によシ、各スイッチ１．２の第１．第２の電位
端子６．７をハイレベル、ローレベルと其々に設定する
ことによシ、入力端子４に加えられる信号により、出力
端子５にはＨ→ＬやＬ−＋Ｈのパルス電圧を得ることが
できる。

しかし、例えばインクジェットプリンタ等に於いて、容
量性代荷である圧電素子がノズルからのインクの飛散に
よって出力端子５が短絡することが生じ、この場合、過
電流によりスイッチ１および／または２が熱破壊すると
いう問題がある。これを防止するため、短絡時に過電流
が流れる径路に抵抗金膜け、短絡電流をスイッチの許容
送流以下とする方法が考えられているが、この方法では
時定数が犬となり、パルスの立上９をなまらせる。

すなわち高速性能を損うこととなる。

〔発明の目的〕

チを破壊することのない容量性負荷の駆動回路を提供す
るにある。

〔発明の概要〕

上記目的を達成する本発明容量性負荷の駆動回路の特徴
とするところは、容量性負荷の電荷を変化させるスイッ
チと、容量性負荷に流れる所定値以上の電流を検出し、
検出信号を出力する電流検出手段と、検出信号に基いて
スイッチの開閉を制御する制御手段とを具備することに
ある。

〔発明の実施例〕

以下図面に基いて本発明の詳細な説明する。

第２図は本発明の第１の実施例を示すブロック図で、入
力端子４からの信号φの一方は、例えば半導体装置制御
整流器よりなる制御手段１１を介して第１のスイッチ１
を開閉するように接続され、他方はインバータ３を介し
、信号φとは相補的な信号φとして第２のスイッチ２を
開閉するように接続されている。すなわち、第１のスイ
ッチ１と第２のスイッチ２とは信号φによって交互に開
閉する構成となっている。第１の電位端子６と第１のス
イッチ１との間には例えば抵抗のような電流検出手段１
０が設けられ、電流検出手段１０によって所定値以上の
過電流を検出し、得られた検出信号によって制御手段１
１を制御するように構成されている。

以上述べた一実施例の構成は第１の電位端子６をハイレ
ベノへ第２の電位端子７をローレベルとし、第１のスイ
ッチ１が導通状態にあシ、容量性負荷に電荷を供給する
とき、出力端子５がローレベルに短絡し、過電流が第１
の電位端子６、スイッチ１、出力端子５の径路を通って
流れ、第１のスイッチ１が破壊することを防止する場合
の構成例であシ、このとき電流検出手段１０は上記した
第１の電位端子６、出力端子５を通って容量性負荷８の
他方の端子までの経路にあれば、その位置は問われない
。また、第１の電位端子６がローレベル、第２の電位端
子７がハイレベルにあり、第１のスイッチ１が導通状態
で出力端子５がハイレベルに短絡した場合についても同
じ構成で防１ヒできる。

第１の電位端子６がハイレベル、第２の電位端子７がロ
ーレベルにあシ、第２のスイッチ２が導通状態にあシ、
容量性負荷の電荷を放電させるとき出力端子５がハイレ
ベルに短絡した場合は、短絡することによって流れる過
電流は出力端子５、第２のスイッチ２、第２の電位端子
７の径路を通り第２のスイッチ２を破壊する。このとき
電流検出手段１０は出力端子５から第２の電位端子７ま
での径路中に設けられ、制御手段１１は線路１２゜１３
中に設けられるような構成となる。ｉた、第１の電位端
子６がローレベル、第２の電位端子７がハイレベルにあ
り第２のスイッチ２が導通状態のとき出力端子５がロー
レベルに短絡する場合も同様の構成で防止できる。

次に第２図に示した構成において、第１の電位端子６が
ハイレベル（例えば電源）、第２の′電位端子７がロー
レベル（例えば接地）状態に設定されている場合につい
て動作を詳細に説明する。

今、入力端子４に信号φが加えらマ′シる（信号がある
状態がφ、無い状態がφとなる）と第１のスイッチ１は
導通状態、第２のスイッチ２は開放状態となる。このと
き制御手段１１は例えばスイッチが閉じた状態にあるよ
うに信号φを通過させる。

第１のスイッチ１が閉じると第１のスイッチ１の特性ど
負荷容量で決まる（１）式に示した値の充電電流ｉ（が
、第１の電位（電源）端子６、電流検出手段１０、第１
のスイッチ１、出力端子５の径路を通して容量性負荷８
に流れる。

ここで、Ｃは容量性負荷の静電容量である。

この電流によって容量性負荷に電荷が供給され容量性負
荷が充電されるに従って出力端子５はほぼ第１の電位ま
で上昇する。このときの上昇時間は充電電流力Ｅ　ｖｌ
すれている時間と同じで（２）式で示された時間ｔであ
る。

設定されている。

次に入力端子４に信号φが入力されると第１のスイッチ
１は開放状態、第２のスイッチ２は導通状態となり、容
量性負荷８に充電されていた電荷は放電動作電流となシ
、出力端子５、第２のスイッチ２、第２の電位（接地）
端子７の径路を通して放電される。このときの入出力の
時間関係ｆ、第３図（ａ）に示す。（１）は入力信号、
（２）は出力端子５の電圧、（３）は容量性負荷８に流
れる充放電動作電流である。１５は充電動作電流、１６
は放電動作電流で充電電流１５とは逆方向に流れている
ことを示している。

以上述べた動作中、入力端子４に信号φが加えられた状
態、すなわち第１のスイッチ１が導通状態にあるとき、
容量性負荷の電極が短絡し出力端子５が第３の電位（例
えば接地レベル）に短絡した場合、第３図（ｂ）の（３
）に破線で示したように第１のスイッチ１の許容電流を
越える過電流が信号φが入力されている時間流れようと
する。このような過電流が流れたとき、電流検出手段１
０が働き過電流が流れたことを検出し、制御子か検出信
号を送る。制御手段１１はこれを受けて第１のスイッチ
１を導通状態としている信号φ合しゃ断し、第１のスイ
ッチ１を開放状態とする。それゆえ過電流は阻止され、
第１のスイッチ１の破壊を防ぐことができる。制御手段
ｌｌは電流検出手段１０の４流が零となった後も入力端
子４に次の信号Ｔが入力されるまで第１のスイッチ１へ
の信号φの送出阻止の状態を保持し、第１のスイッチ１
は開放状態を保持する。

次に入力端子４に信号ｆが加えられると第２のスイッチ
２は導通状態となるが、出力端子５は第３の電位（接地
レベル）にあるため電流は流れず第２のスイッチ２は破
壊しない。同時に制御手段１１は入力端子４に入力され
る信号（ＩＩ−ｉ第１のスイッチ１へ送出できるよう回
路状態を回復させている。次に信号φが入力端子４に入
力されたとき、出力端子５の短絡が回復している場合、
回路は前記したごとく正常な充放電動作を再び開始する
。

１ 短絡状態が続いていれば、再度制御手段＃呑が動作し、
第１のスイッチ１に入力される信号φをしゃ断する。第
３図（ｂ）はこのときの入出力の電圧と出力端子５での
電流を示したものである。

以上述べて来たように本発明の一実施例によれば、出力
短絡時の過電流をしゃ断し、スイッチの破壊を防止する
ことができる。

第４図に本発明の具体的な第２の実施例を示す。

同図において、第２図に示したと同一符号の部分は其々
同−物及び相当物を示す。また、“ｄ流検出手段１０と
制御手段１１とを除いた回路部分は、先に掲げ７’Ｃ特
開昭５８−２７４２７号公報で知られておバ詳細な回路
動作についてはこれを参照されたい。

第４図に示す様に、第１のスイッチ１、第２のスイッチ
２、及びインバータ３はトランジスタ４５〜５０と抵抗
にょ多構成されている。このなかで、トランジスタ４５
と４９は其々信号φ、ｊの入力によって動作する定電流
スイッチを’＋’４４成しておシ、出力端子５側のトラ
ンジスタ４６．５０のベース亀流を引き抜いたシ、シゃ
断したりすることによってトランジスタ４６，４７．５
１−オン状態、若しくはオフ状態にする。

本実施例の回路において、電流、演出手段１ｏは第１の
電位（例えば電源）端子６と第１のスイッチ１との間に
設けられ、トランジスタ４６のベース・エミッタ間に設
けられた制御手段１１は、通常動作に訃いては等価的に
スイッチ開放の状態にあるように構成されている。　゛ いま、通常動作の場合入力端子４に信号φ（′１″）が
入力されると定電流スイッチを構成しているトランジス
タ４５が導通し、トランジスタ４６からペース電流を引
き抜き、トランジスタ４６を導通させる。トランジスタ
４６のコレクタ電流はトランジスタ４７のベース成流と
なシ、トランジスタ４７を導通させ、出力端子５に接続
される容量性負荷（図示せず）に充電電流を供給する。

この充亀成流は第１の電位端子６から電流検出手段ｌ。

全通して供給されるが、過電流を検出し、検出信号を出
力する所定値に満たないため、制御卸手段１１は動作し
ない。すなわち等価的にはスイッチ開放の状態にある。

このときトランジスタ４９にはインバータの働きによシ
、信号φ（“０”）が入力され、不導通（開放）状態に
ちる。それゆえトランジスタ５０は逆バイアスされ、不
導通（開放）状態であり、出力端子５の電位はほぼ第１
の電位レベルとなる。このように、入力端子４への信号
φの入力により、第１のスイッチ１は導通状態になり第
２のスイッチ２は開放（非導通）状態となることがわか
る。

次に入力端子４に信号φが入力された場合、上記とは逆
に第１のスイッチ１は開放状態となシ、第２のスイッチ
２は導通状態となシ、トランジスタ５０は容量性負荷に
蓄えられた電荷を放電し、出力端子５の電位を第２の電
位（例えば接地電位）端子７と同レベルまで下げる。こ
のとき第１のスイッチ１は開放（非導通）状態にあるの
で、電流検出手段１０に電流は流れない。従って制御手
段１１は開放状態のままである。前述したと同様に従来
回路に電流検出手段１０、制御手段１１を設けても、通
常動作時は出力端子５に設けられる容量性負荷を駆動す
る高電圧のパルスを発生することができる。

いま、入力端子４に信号φが入力され、第１のスイッチ
１が導通状態におるときに出力端子５が短絡した場合、
第１のスイッチを介して容量性負荷に電流れる過電流は
電流検出手段１０によって検出され、制御手段１１は等
価的にトランジスタ４６のベース・エミッタ間を短絡す
る。それゆえ、トランジスタ４５は制御手段１１を介し
て電流を引き抜くこととなシ、トランジスタ４６にペー
ス電θ；しは流れなくなり、トランジスタ４６は開放（
非導通）状態となる。このためトランジスタ４７も開放
状態となり、第１のスイッチ１は開放状態となる。すな
わち過電流の径路は開放される。

電流検出手段１０に過１流が流れなくなっても、制一手
段１１は信号φが入力されている間、等価的な短絡（導
通）状態を保持している。

次に信号φが入力端子４に入力されるとトランジスタ４
５は開放状態となシ、制御手段１１は等価的に開放状態
となって、元の状態に回復する。

このとき（φが人力されているとき）第１のスイッチ１
は開放状態、第２のスイッチ２は導通状態にあるが、出
力端子５の電位はグランドレベルに短絡しており、第２
の電位端子７とほぼ同レベルにあるので、トランジスタ
５０に過電流は流れない。

以上述べてきたように、本実施例に於いても、出力短絡
時の過電流による第１のスイッチ１の破壊を防止するこ
とができる。

また、本実施例においては制御手段１１をトランジスタ
４６のベース・エミッタ間を短絡し、トランジスタ４６
にベース電流を流さないように構成したものであるが、
制御手段１１をトランジスタ４６のコレクタと第２の電
位端子７（本実施例では接地レベル端子）との間に設け
るような構成においても同様な効果を得る。この場合、
出力短絡が発生したときトランジスタ４７のベース電流
となるトランジスタ４６のコレクタ電流を第２の電位端
子７へ流すことによってトランジスタ４７をしゃ断する
ようにしたものであり、その他の動作は前記した場合と
なんら変わらないことが明きらかであろう。

第５図は本発明の第３の実施例であシ、第４図に示した
本発明の第２の実施例の具体的な回路例で、同図におい
て第４図に示したと同一符号は其其同−物及び相当物を
示す。

第１のスイッチ１と第２のスイッチ２、それにインバー
タ３はトランジスタと抵抗によシ、図に示すように構成
され、電流検出手段１０は抵抗４４で構成されている。

また、制御手段１１はゲート抵抗４３を備えたサイリス
タ４１で構成される。なお、４０はサイリスタ４１が導
通状態となったときの順方向降下を補正するだめのレベ
ルシフトダイオードである。

いま、入力端子４に信号φが入力されると第１のスイッ
チ１は導通状態、第２のスイッチ２はインバータ３によ
り、開放（非導通）状態となる。

通常動作時、電流検出手段１０を構成する抵抗４４に流
れる電流ｉｃは、出力端子５に設けられる容量性負荷の
静電容量値をＣとし、第１のスイッチの特性から定まる
電圧変化率ｄｖ／ｄｉとすれば、前述した（１）式で示
される値となる。抵抗４４の両端には、この電流ｌｃと
抵抗４４の抵抗値Ｒによって（３）式で表わされる電圧
Ｖｍがパルス電圧の過渡時にのみ発生する。

Ｖｉ−１ｃ　−Ｒ・・・・・・・・・（３）通常動作時
のこの電圧ｖＲは制御手段１１を構成するサイリスタ４
１を導通させネゲート電圧Ｖｏより小さいのでサイリス
タ４１は非導通状態となっている。一方、出力端子５が
例えば接地レベルに短絡した場合、第１のスイッチ１は
導通状態にあるので過電流Ｉｎが第１の電位（例えば電
源）端子６から抵抗４４、トランジスタ４７を通して出
力端子５へと流れ、抵抗４４の両端には（４）式の電圧
■８が発生する。

Ｖ＊＝Ｉｉ＋　・Ｒ・・・・・・・・・（４）Ｖｓ＞Ｖ
ｏ　・・・・・・・・・（５）この電圧■８がゲート電
圧Ｖａと（５）式の関係となったときサイリスタ４１Ｏ
Ｎゲートから電流が引き抜かれ、サイリスタ４１は導通
状態となシ、トランジスタ４６のベース・エミッタ間は
短絡され、トランジスタ４６は非導通（開放）状態とな
る。それゆえトランジスタ４７も非導通（開放）状態と
なり、短絡されることによって生じる過電施工８は第３
図（ｂ）に示したようにしゃ断される。

過電流Ｉ８がしゃ断され、ゲート電圧Ｖｏが零となって
も、入力端子４に信号φが入力されている間トランジス
タ４５は導通状態にあり、第１の電位端子６、サイリス
タ４１、トランジスタ４５の径路で電流が流帆、サイリ
スタ４１はトランジスタ４６．４７の開放状態を保持し
ている。

入力信号φがなくなる（φが入力される）とトランジス
タ４５は非導通（開放）状態となシ、第２のスイッチ２
が導通状態になる。しかし第２の電位端子７は接地レベ
ルであるので電流は流れず、第２のスイッチ２の破壊は
起こらない。サイリスタ４１には電流が流れなくなシ非
導通状態を回復する。以下、上記の動作が繰シ返される
。

第３図（ｂ）かられかるように出力が短絡した時、トラ
ンジスタ４７には瞬間的には通常の動作電流よシも大き
な電流が流れるが、この期間は非常に短かい。それゆえ
トータルすれば通常電流よりも少なく、トランジスタの
破壊が熱破壊によるものであるので、累積の少ない方が
負担が少なく、ピークが大きくてもトランジスタ４７の
破壊には至らない。

第６図は第５図における各部の動作波形を示したもので
、（１）は入力端子４への入力信号、（２）は電流検出
手段１０からの検出信号、（３）はサイリスタ４１のア
ノード・カソード間の電位、（４）はトランジスタ４６
のベース電流、（５）は出力端子５に流れる電流である
。

同図において、入力信号６２の時刻Ｔにおいて出力短絡
が起きた場合を考える。時刻Ｔ以前は正常動作をしてお
シ、入力信号６０．６１に対し、第６図（２）に示す様
に検出信号は負荷に充電される電流分によるＶｌ　（６
５，６６，６７）があられれているが、この電圧はサイ
リスタ４１のゲート電圧Ｖｏよシ小さいので、サイリス
タ４１は非導通状態であり、第６図（３）に示す様にア
ノード・カソード間の電圧（６）はハイレベルのままで
ある。したがって第６図（４）に示す様にトランジスタ
４６のベース電流は入力に従って発生、停止を行なう。

この電流に従って出力端子５には高圧パルスが発生する
。第６図（５）に示す様に、容量性負荷に流れる電流の
負側のパルス８０．８１は第２のスイッチ２が導通状態
になって容量性負荷に蓄積された電荷が放電されて流れ
る電流である。

時刻Ｔにおいて出力短絡した場合、出力端子５には第６
図（５）の破線に示すような過電流８２が流れようとす
るが、検出手段１０によシ検出されて、第６図（２）に
示す様な検出電圧−■ｓ　（６８）が発生する。

この電圧ｖｌｌはサイリスタ４１のゲート電圧ＶａとＶ
Ｇ＜Ｖｌｌの関係があり、サイリスタ４１は導通状態に
なる。従ってサイリスタ４１のアノード・カソード間は
第６図（３）に示す様にローレベルとなシ、トランジス
タ４６は非導通状態となシ、第６図（４）に示す様にト
ランジスタ４６のベース電流は零となる。ゆえに過電流
も直ちにしゃ断され、第６図（５）に示す様に波形８３
のごとく出力端子５即ち容量性負荷に流れる電流は短時
間で零となる。

第６図（３）に示す様にサイリスタ４１の両端の電位は
信号φが入力されている間は、ローレベル林態を保持し
、信号ｆが入力されることによって、元のハイレベル状
態に戻る。以後、信号φ６３゜６４が入力されたとき、
出力短絡が続いていたならば、入力の初めから回路は上
記したと同様の動作により第６図に示す様に過電流をし
ゃ断する。

以上述べてきたように、第５図及び第６図に示した本実
施例によれば、出力短絡時の過電流によるスイッチの破
壊が、サイリスタと抵抗による簡単な回路構成によシ防
止できる。なお本実施例では制御手段１１にサイリスタ
４１を用いた例を述べたが、後述するようにｎｐｎ　、
２０９％　トランジスタやホトトランジスタ、またリレ
ー等を用いて構成することによっても過電流を防止でき
る。

第７図は第４図に於ける制御手段１１の他の実施例を示
したもので、新たに設けられたダイオード４２は、ノイ
ズ等によるサイリスタ４１のＮゲート電位の急激な上昇
によって漏れ込む′電流によシサイリスタ４１が誤動作
するのを防止する効果を有する。このような回路におい
ても、ダイオード４２の順方同降下のみを考慮すること
により、第５図における制御手段１１と同等の特性が得
られることは明らかである。

第８図に本発明の第４の実施例を示す。同図において、
第４図の第２の実施例と同一符号の部分は其々同−物及
び相当物を示す。また、制御手段１１を除いた回路部分
は第４図に示したものと同じで、これらの部分の〜力作
は前述したと同様である。

第８図において、電流検出手段１０は第１の電位（例え
ば電源電位）　ｒ’ｉ＃ｊ子６と第１のスイッチ１との
間に設けられ、制御手段１１はトランジスタ４６のベー
ス返流が流れるライン９０に直列に設けられている。第
８図において、制御手段１１は第４回に示したものとは
異なり、通常時は等測的に導通（閉路）υ、態を維持し
、出力端絡が発生した場合に、検出手段１０が発生する
検出信号により非導通（開路）状態になるよう設定され
ている。

通常時の動作は制御手段１１が等測的に導通状態にりる
こと以外は第４図に示す第２の実施例において述べたと
同様、入力端子４に入力される信号φに従って出力端子
５に高電圧パルスを発生できる。

いま、出力端子５が高電位にあるとき短絡が発生したと
すれば、過電流は第１の電位端子６、電流検出手段１０
、トランジスタ４７、出方端子５、容量性負荷（図示せ
ず）を経て第３の電位（例えば、グランド）へと流れる
。電流検出手段１ｏは過電Ｒを検出し、制御手段１１へ
検出信号を送る。

制御手段１１はこれを受けて急速にスイッチを非導通（
開放）状態にする。従ってｌ・ランジスタ４６のベース
電流はしゃ断され、第１のスイッチ１は非導通（開放）
状態となり、過電流はしゃ断される。従って検出信号も
零となる。等測的に非導通（開放）状態となっている制
御手段１１は入力端子４に信号φが入力されている期間
、非導通状態を維持している。

次に信号φが入力端子４に入力されると制御手段１１は
導通状態となるが、第１のスイッチ１は非導通状態とな
るため過電流は流れない。このときｓ２のスイッチ２が
導通状態であるが、第２の！　位４　子７　ハローレベ
ル（グランドレベル）テあるのでやはシ過電流は流れな
い。

以上述べたように、第８図に示す本実施例においても、
出力短絡時の過電流によるスイッチ１゜２の破壊を防止
できることがわかる。また、本実施例においては制御手
段１１をトランジスタ４６のベース電流をしゃ断するよ
°うにライン９ｏに設けたが、短絡時に過１・電流が流
れる側のスイッチを非導通状態にできる位置、例えば９
１〜９７のライン上のいずれに設けても同様の効果が得
られることは明らかでるろう。

第９図は本発明の第５の実彪例であシ、第８図に示した
本発明の第４の実施例の具・体向な回路で、同図におい
て、第４図に示したと同一符号の部分は其々同−物及び
相当物を示す。本実施例では第２図に示す記号を用い、
略図で示しである。電流検出手段１０は抵抗４４で構成
され、制御手段１１はｎｐｎ）ランジスタｉｏｏと論理
回路１０１とで構成され、ｎｐｎトランジスタ１００の
エミッタ・コレクタはライン９０に図示するように接続
される構成となっている。また論理回路１０１はトラン
ジスタ１０２、インバータ１０３、ＮＡＮＤゲート１０
４、フリップフロップｉｏｓで図示のように構成されて
いる。

さらに、電源ライン２ｏとトランジスタ１００のエミッ
タ間は論理回路の動作電圧になるようレベルシフトダイ
オード４ｏによって電圧が設定されている。

第１０図は第９図に示した制御手段１１の各部の動作波
形を示したものである。第１０図（１）は入力端子４に
入力される信号パルス、第１０図（２）はフリップフロ
ップ１０５へのクロックパルス（ｃｐ）入力端子へ加わ
る信号、第１０図（３）はＣＬＲ端子への入力信号即ち
電流検出手段１ｏがらの検出信号、第１０図（４）はｄ
端子の出力信号、第１０図（５）はスイッチ用トランジ
スタ１００のベース電位の信号、第１０図（６）はトラ
ンジスタ１００の導通（ＯＮ）、非導通（ＯＦＦ＞の状
態を表わし次ものである。

以下第１０図に従って第９図の回路動作を説明する。通
常動作時、入力端子４へ入力される信号φ、φに従って
Ｃｐ端子への入力１言号は第１０図（２）に示すように
同位相で変化する。このとき通電流は流れていないのと
負荷電流によシ発生する電位はツェナーダイオードＺＤ
のツェナー電位以下に設定されているので第１０図（３
）に示す様にＣＬＲ端子への入力はハイレベルとなって
いる。

ゆえにＱ出力はローレベルでありトランジスタ１０００
ベース電位は常にハイレベルにある。従って通常動作の
ときトランジスタ１００は入力端子４に入力される信号
φ、φに従って導通または非導通状態となり、回路は正
常に動作し、出力端子５には高ｌ配圧パルスを発生する
。

いま、時刻Ｐにおいて、出力短絡が発生すると、過電流
による、ツェナー電圧より大きな電圧が検出信号として
第１０図（３）に示すようにＣＬ几端子に入力される。

検出信号がＣＬ几端子に入力されることによυＱ出力は
反転し、第１０図（４）に示す様にハイレベルとなる。

ゆえに第１０図（５）に示すｉＫ）ランジスタ１００の
ベース電位はローレベルとなり、トランジスタ１００は
非導通状態となる。従って第９図に於けるトランジスタ
４６のベース電流はしゃ断され第１のスイッチ１は開放
状なくなると検出信号は零とな、９、ＣＩ、Ｒ入力は再
びハイレベルとなるが、Ｑ出力はｃｐが入力されテイル
間ハイレベルを維持しておシ１．トランジスタ１００を
非導通状態にし続ける。この状態で、信号φが入力端子
４に入力されてもＱが追従してローレベルとなるがトラ
ンジスタ４５が信号φ入力により非導通状態にちるので
トランジスタ１００は非導通状態を続ける。再び信号が
入力端子４に入力されると検出信号が発生し、ＣＩ、Ｒ
に入力され、Ｑはハイレベルとなシトランジスタ１００
は非導通状態を続ける。

以上述べてきたように、第９図に示した実施例において
も出力短絡時の過電流によるスイッチの破壊の防止が可
能である。しかも制御部分全論理回路１０１で製作でき
るので回路の自由度が太きいという効果がある。なお本
実施例ではスイッチングを司るトランジスタ１００にｎ
ｐｎトランジスタを用いたが、これに限られることは無
い。すなわち、ｐｎｐトランジスタやホトトランジスタ
、サイリスタを用いても同様の動作を行ない得ることは
明らかでちろう。

さらに、第１１図は本発明の第６の実施例を示す図で第
９図と略同−構成である。

新たに設けられたホトダイオード１１０とホトトランジ
スタ１１１は図示のように構成され、ホトトランジスタ
１１１が、入力端子４に入力される信号φによって発光
するホトダイオード１１０によって導通状態に々ると７
リツプ７０ツブ１０５のｃｐ端子に信号が入力される。

ゆえに第１１図の回路動作は第１０図に示したと同様の
入出力関係を示し、過電流を防止する。

本実施例においては回路の構成部品を少なくできる効果
を有する。また、第９図、第１１図に示す実施例におい
て論理回路１０１はＤ７１ｊツブフロップ１０５を主体
に論理を構成しているが、他の論理素子を用いても同様
の働きをさせ得ることは明らかであろう。

第１２図は本発明の第７の実施例を示し、電流検出手段
１０の他の具体的な実施例を示す図である。また、同図
において、第５図に示したと同一符号の部分は其々同−
物及び相当＊Ｊを示す。さらに電流検出手段１０を除い
た他の部分は第５図に示したと同じ回路であシ、前述し
たと同様の動作を行ない、出力端子５に高電圧のパルス
を発生できる。

新たに電流検出手段よして設けられたコンデンサ１２，
０と抵抗１２１は直列接続しており、これが第１の電位
端子６と第１のスイッチ１間に設けられた抵抗４４に並
列に接続され′Ｃいる。またコンデンサ１２０の端子の
一方は制御手段１１を構成するサイリスタ４１のアノー
ド端子へ、他方はダイオード４２を介してＮゲートへ接
続される。

ナオダイオード４２は雑音による誤動作がなければ省略
してもさしつかえない。

第１３図は第１２図に示す本発明筒７の実施例の各部の
波形を示したものであシ、第１３図（１）は端子４への
入力信号φ、第１３図（２）は抵抗４４に流れる電流、
第１３図（３）は抵抗１２１と抵抗４４との接続点ａの
電位、第１３図（４）はコンデンサ１２０と抵抗１２１
との接続点すの電位、第１３図（５）はサイリスタ４１
ＯＮゲートの電流波形である。

本実施例に示す回路構成において、通常時は信号φの入
力によシ容量性負荷（図示せず）が駆動され、抵抗４４
には（１）式によって定まる電流ｉｃが、（２）式で示
されるｔの期間流れ、第１３図（３）に示す様に接続点
ａの電圧は降下する。しかし、この期間が短かいためコ
ンデンサ１２０と抵抗１２１とからなる時定数を備えた
遅れ要素を持っているため接続点すの電位は急速には追
従できず、電位変動（電圧降下）は少ない。このためサ
イリスタ４１の点弧電圧Ｖｙに至らず、サイリスタ４１
は導通状態にはならない。従がって第１のスイッチ１は
通常の動作を行ない、出力端子５は高電位となる。

い甘、時刻Ｋにおいて出力短絡が起きた場合を考えると
、抵抗４４に過電流が流れ、（このときの値は抵抗４４
の値と第１の電位端子６の電圧で定まる。ここではｉｃ
のピーク値と同じ電流に設定されている）、第１３図（
２）の破線で示すような電流が信号φが入力端子４に入
力されている間流れようとする。しかし第１３図（３）
に示す様に接続点ａの電位は急激に下がり、第１３図（
４）に示す様に接続点すの電位はコンデンサ１２０の容
量Ｃと抵抗１２１の値Ｒとの時定数ＣＲを持って指数関
数的に低下する。ｔｏ時間後、この点の電位がサイリス
タ４１をオンさせるにたる電位ＶＦに達したとき、第１
３図（５）に示す様にＮゲートから電流が引き抜かれ、
サイリスタ４１は導通状態となる。

従がって第１のスイッチｌは非導通（開放）状態となり
、過電流はしゃ断される。過電流のしゃ断に伴って接続
点ａの電位は上昇するとともに接続点すの電位も上昇し
、定常状態に戻り、再度信号φが入力されて、過電流が
流れるまでこの状態を維持する。

以上述べたように本実極側になる時間遅れ要素を備えた
電流検出手段１０を用いても過電流をしゃ断し、スイッ
チの破壊を防止できる。

本実施例の回路構成によれば短絡が起きた時点から時間
ｔｏ遅れた時点で電流検出手段１０が動作する。すなわ
ち、第５図に示した電流検出手段１０は直流の波高値に
よって検出するのに対し、本実極側では時間によって検
出するようにしたものである。遅れ時間ｔｏはＣｌ−１
，によって設定でき、容量荘負荷の駆動時間ｔよシも長
く、また、長時間過電流を流すことによってスイッチが
熱破壊を生ずる時間よシは短かく設定される。

以上述べてきた本実施例によれば、容量性負荷の静電容
量値等のばらつきによるｉｃのピーク変動を無視でき、
負荷駆動の電流と短絡時の過渡電流を明確に区別できる
効果がある。すなわち、ある程度の抵抗値をまじえて短
絡が発生し、過電流値が負荷駆動電流ｉｃのピーク値よ
ｐ低い場合においても短絡の発生を検出することができ
る。

さらに、このことは後述するように多数のスイッチを並
列に駆動するさいトータルの負荷電流のピーク値が、１
ケの駆動回路の出力短絡電流よシも大きな場合において
も、正常時と短絡時の電流を明確に区別できる効果があ
る。

第１４図は本発明の第８の実施例を示すものであシ、第
１２図に示した時間遅れ要素を設えた電流検出手段１０
の他の実施例である。ホトダイオード１４０は第１の電
位端子６と第１のスイッチ１との間に設けられ、この信
号を受けるホトトランジスタ１４１がサイリスタ４１の
Ｎゲートとカソード間に図示のごとく設けられる。上記
のように構成された電流検出回路においても定常駆動電
流と過電流とを時間的に区別することが可能である。す
なわち、ホトダイオード１４０は本質的に遅れ要素であ
るため、定常駆動の電流ｉｃが流れるｔ程度の時間では
発光動作をせず、検出信号は生じない。しかし、出力が
短絡し、電流が１０時間流れたときは発光し、検出信号
を発生する。ホトダイオード１４１はこれを受けて導通
状態となシ、Ｎゲートから電流を引き抜き、サイリスタ
４１を導通状態にし第１のスイッチ１を非導通状態にし
、過電流を停止させる。

本実施例においては部品数を少なくでき、抵抗４４を無
くすることによって消費電力を減らすことができ、かつ
、光で信号を受授するためノイズによる誤動作を防止で
きるなどの効果がある。

以上本実施例では、時間遅れ要素に抵抗及びコンデンサ
とホトトランジスタとの２例を挙げたが、その他、すＶ
−や論理回路ダイオード、カレントミラー回路等を時間
遅れ要素とすることが可能でおる。

第１５図は本発明の第９の実施例を示す。同図において
、第２図、第４図に示したものと同一符号の部分は其々
同−物及び相当物を示す。また、チャンネル１５０，１
５１，１５２は第４図において、電流検出手段１０と制
御手段１１とを除いた回路部分でおυ、各チャンネルは
第１の電位（例えば′区源電位）端子６と第２の電位（
例えば接地電位）端子７間に並列に設けられている。電
流検出手段１０は、各チャンネルの第１のスイッチ１に
図に示すように接続される。さらに制御手段１１＝ｋｍ
５’２しているサイリスタ４１のアノードは新たに設け
られたダイオード１５３，１５４゜１５５を介し、各チ
ャンネルのライン９０に接続に示すように第１の電位端
子１６０から各チャネルに供給される。電流検出手段１
０は第１２図に示す第７の実施例と同様に時間遅れ要素
を備えたものが用いられる構成となっている。

各チャネルは通常動作時、各チャネルの入力端子４へ入
力される信号φによシ個別に駆動でき、出力端子５には
其々高電圧パルスを発生できる。

いま各チャネルが同じタイミングで信号φにより駆動さ
れたとき、抵抗４４には各チャネルの負荷電流の合計が
流れる。この合計電流のピーク値は１チヤネルが短絡し
たときに流れる過電流のピーク値よりも大きい。しかし
第１３図に示した時間ｔの期間のみしか流れないので、
遅れ要素を備えた電流検出手段１０は動作しない。

次に各チャネルの出力が高電位となっているとき、チャ
ネル１５０のみに出力短絡が発生した場合、短絡電流（
過電流）は信号φが入力されている期間流れようとする
。この詩仙のチャネルの負荷電流はすでに零となってい
る。電流検出手段１０は第１３図に示した１０時間たっ
た時２点で短絡′電流を検出しサイリスタ４１′１を導
通状態にさせる。これにより各チャネルのトランジスタ
４６のベース・エミッタ間は短絡され、各チャネルの第
１のスイッチ１は開放状態になυ過電流はしゃ断される
。ダイオード１５３．１φ−４，１５５は各チャネルが
個別に動作しているとき、一方のチャネルのライン９０
がハイレベルとなり他方がローレベルとなったとき、一
方のチャネルから電流が逆流してくるのを防止している
。

以上述べてきたように、上記した本実施例においても、
短絡時の過電流を防止できることがわがる。

本実施例によれば、１組の電流検出手段１０と制御手段
４１によって多数のチャネルを保護できる効果含有する
。

〔発明の効果〕

以上述べたように、本発明によれば、過電流を鴫 防止し、出力短絡時、においてもスイッチを破壊するこ
とのない容量性負荷の駆動回路を得ることができる。

【図面の簡単な説明】

第１図は従来例であるパルス電圧発生回路図、第２図は
本発明の第１の実施例を示すブロック図、第３図は第２
図の動作を説明するための図、第４図は本発明の第２の
実施例を示す回路図、第５図は本発明の第３の実施例を
示す回路図、第６図は第５図の動作波形を示す図、第７
図は制御手段の他の実施例を示す図、第８図は本発明の
第４の実施例を示す図、第９図は本発明の第５の実Ａｍ
例を示す回路図、第１０図は第９図の動作波形を示す図
、第１１図は本発明の第６の実施例を示す図、第１２図
は不発明の第７の実施例を示す図、第１３図は第１２図
の動作波形を示す図、第１４図は本発明の第８の実施例
を示す図、第１５図は本第　１　図 （３） 第　２　図 ／ 子　３　図 （ｄ）　（−１！） 第　４　図 第　５　図 第　乙　ｐり ／ 第　７　ｍ 第　８　図 第　９　図 第　７０　図 ′）餐”ｏｒｒ”　− 第　／／　Ｉｎ 第　７２　図 第　／３１ （５２： 竿　／４　図

Claims (1)

1. 【特許請求の範囲】 １、容量性負荷の電荷を変化させるスイッチと、上記容
   量性負荷に流れる所定値以上の電流を検出し、検出信号
   を出力する一流検出手段と、上記検出１ｇ号に基いて上
   記スイッチの開閉を制御する制御手段とを具備すること
   を特徴とする容量性負荷の駆動回路。 ２、特許請求の範囲第１項に於いて、上記スイッチは上
   記容量性負荷に電荷を供給するスイッチであることヲ椅
   徴とする容量性負荷の駆動回路。 ３゜特許請求の範囲第１項に於いて、上記スイッチは上
   記容量性負荷の電荷を放電させるスイッチであることを
   特徴とする容量性負荷の駆動回路。 ４、特許請求の範囲第１項に於いて、上記制御手段はサ
   イリスタであることを特徴とする容量性負荷の駆動回路
   。 ５、特許請求の範囲第１項に於いて、上記制御手段はノ
   リツブフロッグを含む論理回路よシ構成されることを特
   徴とする容量性負荷の駆動回路。 ６、特許請求の範囲第５項に於いて、上記制御手段はホ
   トダイオード、ホトトランジスタを具備することを特徴
   とする容量性負荷の駆動回路。 ７、特許請求の範囲第１項、第２項、または第４項に於
   いて、上記制御手段は上記スイッチと並列接続されるこ
   とを特徴とする容量性負荷の駆動回路。 ８、％許請求の範囲第１項、第２項、第５項または第６
   項に於いて、上記制御手段は上記スイッチと直列接続さ
   れることを特徴とする容量性負荷の駆動回路。 ９、特許請求の範囲第１項に於いて、上記電流検出手段
   は所定値以上の電流の波高値を検出する電流検出手段で
   あることを特徴とする容量性負荷の駆動回路。 １０、特許請求の範囲第９項に於いて、上記電流検出手
   段は抵抗であることを特徴とする容量性負荷の駆動回路
   。 １１、特許請求の範囲第１項または第４項に於いて、上
   記電流検出手段は、所定値以上の電流が流れる時間を検
   出する電流検出手段であることを特徴とする容量性負荷
   の駆動回路。 １２、特許請求の範囲第１１項に於いて、上記電流検出
   手段は時間遅れ要素を具備することを特徴とする容量性
   負荷の駆動回路。 １３、特許請求の範囲第１２項に於いて、上記電流検出
   手段は抵抗及びコンデンサより構成されることを特徴と
   する容量性負荷の駆動回路。 １４、特許請求の範囲第１２項に於いて、上記１流検出
   手段はホトダイオード及びホトトランジスタより構成さ
   れることを特徴とする容量性負荷の駆動回路。 １５、特許請求の範囲第４項に於いて、上記制御手段は
   、Ｎゲートにダイオードを備えるサイリスタでめること
   を特徴とする容量性負荷の駆動回路。 １６、特許請求の範囲第１項または第４項に於いて、上
   記制御手段はダイオードを介して上記スイッチに接続さ
   れることを特徴とする容量性負荷の駆動回路。