JPH0442848B2 - - Google Patents
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- JPH0442848B2 JPH0442848B2 JP58122542A JP12254283A JPH0442848B2 JP H0442848 B2 JPH0442848 B2 JP H0442848B2 JP 58122542 A JP58122542 A JP 58122542A JP 12254283 A JP12254283 A JP 12254283A JP H0442848 B2 JPH0442848 B2 JP H0442848B2
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- B41J2/00—Typewriters or selective printing mechanisms characterised by the printing or marking process for which they are designed
- B41J2/005—Typewriters or selective printing mechanisms characterised by the printing or marking process for which they are designed characterised by bringing liquid or particles selectively into contact with a printing material
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- B41J2/015—Ink jet characterised by the jet generation process
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- B41J2/045—Ink jet characterised by the jet generation process generating single droplets or particles on demand by pressure, e.g. electromechanical transducers
- B41J2/04501—Control methods or devices therefor, e.g. driver circuits, control circuits
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- B—PERFORMING OPERATIONS; TRANSPORTING
- B41—PRINTING; LINING MACHINES; TYPEWRITERS; STAMPS
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- B41J2/04541—Specific driving circuit
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- General Electrical Machinery Utilizing Piezoelectricity, Electrostriction Or Magnetostriction (AREA)
- Electronic Switches (AREA)
Description
本発明は圧電素子等の容量性負荷の駆動回路に
係り、特に容量性負荷が短絡する場合等の異状電
流からの保護が可能な容量性負荷の駆動回路に関
する。
係り、特に容量性負荷が短絡する場合等の異状電
流からの保護が可能な容量性負荷の駆動回路に関
する。
容量性負荷例えば圧電素子等の駆動回路には高
速、高電圧のパルス電圧が必要で、このようなパ
ルスを発生する手段として従来、特願昭58−
27427号公報に示されるようなパルス電圧発生回
路が知られている。第１図は該回路のブロツク図
で、第１の電位端子６と第２の電位端子７との間
に直列接続された電流源回路を含む第１及び第２
のスイツチが設けられ、該スイツチは入力端子４
からの信号φ及びによつて交互に動作するよう
制御される。 例えば端子４から信号φが入力された場合スイ
ツチ１は導通状態となり、出力端子５に接続され
ている容量性負荷に定電流を供給する。容量性負
荷８が一定電流で充電されるに従つて、出力端子
５の電位は一定の傾き（上昇率＝dv＝dt）をも
つて立上り、第１の電位端子６に加えられた電圧
値となつて停止する。このときスイツチ２へは信
号φが印加されており、非導通状態となつてい
る。次に端子４に信号が入力されたとき、スイ
ツチ１は非導通状態、スイツチ２は導通状態とな
り、容量性負荷８に蓄えられた電荷は定電流で放
電される。出力端子５の電位は電圧端子７の電位
となる。この時の入出力の波形を第２図に示す。
１は入力信号、２は出力端子５の電圧、３は容量
性負荷８に流れる充放電電流で、１５は充電電
流、１６は放電電流で各々逆方向に流れているこ
とを示している。ｔは出力電圧の立上り時間で、
負荷８の静電容量値をＣ、出力電圧をＶ、電流を
Ｉとすれば次式で表される。また、立ち下がり時
間も同様の式で示される。 ｔ＝Ｃ×Ｖ／Ｉ ……(1) この式から電流値を大きくすればｔを短かくで
きる。すなわち、高速で立上りまたは立下るパル
ス電圧を得ることが出来る。ｔはまた、充電電流
（立下がり時間の場合は放電電流）の通電時間で、
これを正常動作時間と呼ぶこととする。 いま第１の電位端子６をハイレベル、第２の電
位端子７をローレベルとし、第１のスイツチ１が
導通状態に有り、容量性負荷８を充電しようとす
るとき出力端子５がローレベルに短絡した場合、
過電流が第１の電位端子６、スイツチ１、出力端
子５の経路を通つて流れ、第１のスイツチが熱破
壊するという問題がある。次に、充電された容量
性負荷８を放電しようと第２のスイツチ２を導通
状態としたときの出力端子５とハイレベル側との
間で短絡が起きた場合、上記過電流は出力端子
５、スイツチ２、電位端子７を通つて流れ、スイ
ツチ２を熱破壊するという問題がある。ここで云
う過電流とは第１及び第２のスイツチが電流源回
路を含むスイツチ素子であるため、電流振幅（電
流レベル値）の変動は少ないが、その通電時間が
上記した正常動作時間より長くなるものである。
このためスイツチ素子は瞬時に破壊することは少
なく、熱容量に見合つた時間を経て熱破壊する。 上記回路において、端子電位の電圧関係が逆、
すなわち電位端子６がローレベル、端子７がハイ
レベルとなつても同様の問題を生じる。このよう
な短絡時の過電流を検出するため、過電流の経路
に抵抗を設け振幅値（電圧レベル）を検出すると
いう方法が考えられているが、この方法では、正
常動作時と短絡時との区別が出来なかつた。
速、高電圧のパルス電圧が必要で、このようなパ
ルスを発生する手段として従来、特願昭58−
27427号公報に示されるようなパルス電圧発生回
路が知られている。第１図は該回路のブロツク図
で、第１の電位端子６と第２の電位端子７との間
に直列接続された電流源回路を含む第１及び第２
のスイツチが設けられ、該スイツチは入力端子４
からの信号φ及びによつて交互に動作するよう
制御される。 例えば端子４から信号φが入力された場合スイ
ツチ１は導通状態となり、出力端子５に接続され
ている容量性負荷に定電流を供給する。容量性負
荷８が一定電流で充電されるに従つて、出力端子
５の電位は一定の傾き（上昇率＝dv＝dt）をも
つて立上り、第１の電位端子６に加えられた電圧
値となつて停止する。このときスイツチ２へは信
号φが印加されており、非導通状態となつてい
る。次に端子４に信号が入力されたとき、スイ
ツチ１は非導通状態、スイツチ２は導通状態とな
り、容量性負荷８に蓄えられた電荷は定電流で放
電される。出力端子５の電位は電圧端子７の電位
となる。この時の入出力の波形を第２図に示す。
１は入力信号、２は出力端子５の電圧、３は容量
性負荷８に流れる充放電電流で、１５は充電電
流、１６は放電電流で各々逆方向に流れているこ
とを示している。ｔは出力電圧の立上り時間で、
負荷８の静電容量値をＣ、出力電圧をＶ、電流を
Ｉとすれば次式で表される。また、立ち下がり時
間も同様の式で示される。 ｔ＝Ｃ×Ｖ／Ｉ ……(1) この式から電流値を大きくすればｔを短かくで
きる。すなわち、高速で立上りまたは立下るパル
ス電圧を得ることが出来る。ｔはまた、充電電流
（立下がり時間の場合は放電電流）の通電時間で、
これを正常動作時間と呼ぶこととする。 いま第１の電位端子６をハイレベル、第２の電
位端子７をローレベルとし、第１のスイツチ１が
導通状態に有り、容量性負荷８を充電しようとす
るとき出力端子５がローレベルに短絡した場合、
過電流が第１の電位端子６、スイツチ１、出力端
子５の経路を通つて流れ、第１のスイツチが熱破
壊するという問題がある。次に、充電された容量
性負荷８を放電しようと第２のスイツチ２を導通
状態としたときの出力端子５とハイレベル側との
間で短絡が起きた場合、上記過電流は出力端子
５、スイツチ２、電位端子７を通つて流れ、スイ
ツチ２を熱破壊するという問題がある。ここで云
う過電流とは第１及び第２のスイツチが電流源回
路を含むスイツチ素子であるため、電流振幅（電
流レベル値）の変動は少ないが、その通電時間が
上記した正常動作時間より長くなるものである。
このためスイツチ素子は瞬時に破壊することは少
なく、熱容量に見合つた時間を経て熱破壊する。 上記回路において、端子電位の電圧関係が逆、
すなわち電位端子６がローレベル、端子７がハイ
レベルとなつても同様の問題を生じる。このよう
な短絡時の過電流を検出するため、過電流の経路
に抵抗を設け振幅値（電圧レベル）を検出すると
いう方法が考えられているが、この方法では、正
常動作時と短絡時との区別が出来なかつた。
本発明の目的は出力短絡時の過電流を正確に検
出し、制御することによつてスイツチを破壊する
ことのない容量性負荷の駆動回路を提供すること
にある。
出し、制御することによつてスイツチを破壊する
ことのない容量性負荷の駆動回路を提供すること
にある。
上記目的を達成する本発明になる容量性負荷の
駆動回路の特徴とするところは、第１の電位端子
と、第１の電位端子より低電圧の電位に接続され
る第２の電位端子と、直列接続されて第１の電位
端子と第２の電位端子との間に接続された第１及
び第２ののスイツチ素子と、第１及び第２のスイ
ツチ素子を交互に導通状態、非導通状態に制御す
る制御信号を入力する入力端子と、第１及び第２
のスイツチ素子相互の接続点から引き出され、容
量性負荷に接続される出力端子と、第１及び第２
の電位端子の一方と出力端子との間に介在され、
第１及び第２のスイツチ素子に流れる電流の通電
時間が正常動作時より長くなつた時に過電流と判
断する電流検出手段と、電流検出手段からの信号
によつて、第１及び第２のスイツチ素子の導通状
態に有る側を非道通常態に制御する制御手段とを
具備することにある。
駆動回路の特徴とするところは、第１の電位端子
と、第１の電位端子より低電圧の電位に接続され
る第２の電位端子と、直列接続されて第１の電位
端子と第２の電位端子との間に接続された第１及
び第２ののスイツチ素子と、第１及び第２のスイ
ツチ素子を交互に導通状態、非導通状態に制御す
る制御信号を入力する入力端子と、第１及び第２
のスイツチ素子相互の接続点から引き出され、容
量性負荷に接続される出力端子と、第１及び第２
の電位端子の一方と出力端子との間に介在され、
第１及び第２のスイツチ素子に流れる電流の通電
時間が正常動作時より長くなつた時に過電流と判
断する電流検出手段と、電流検出手段からの信号
によつて、第１及び第２のスイツチ素子の導通状
態に有る側を非道通常態に制御する制御手段とを
具備することにある。
以下図面に基づいて本発明を詳細に説明する。
第３図に本発明の第１の実施例を示す。同図に
おいて、第１図に示したと同一符号の部分はそれ
ぞれ同一物及び相当物の具体的な回路の一例を示
している。また、電流検出手段１０と制御手段１
１とを除いた部分は、先に掲げた特開昭58−
27427号公報で知られている従来回路と同じであ
る。 第３図に示すように、第１のスイツチ１、第２
のスイツチ２、及びインバータ３はトランジスタ
４５〜５０と抵抗により構成されている。このな
かで、トランジスタ４５及び４９はそれぞれ信号
φ，φの入力によつて動作する定電流スイツチを
構成しており、出力端子５側のトランジスタ４６
及び５０のベース電流を引き抜いたり、遮断した
りすることによつてトランジスタ４６，４７及び
５０をオン状態、若しくはオフ状態にする。 本実施例の回路において、電流検出手段１０は
第１の電位（例えば電源）端子６と第１のスイツ
チ１との間に設けられ、トランジスタ４６のベー
ス・エミツタ間に設けられた制御手段１１は、通
常動作においては等価的にスイツチ開放の状態に
あるように構成されている。 いま、通常動作の場合入力端子４に信号φ
（“１”）が入力されると定電流スイツチを構成し
ているトランジスタ４５が導通し、トランジスタ
４６からベース電流を引き抜き、トランジスタ４
６を導通させる。トランジスタ４６のコレクタ電
流はトランジスタ４７のベース電流となり、トラ
ンジスタ４７を導通させ、出力端子５に接続され
る容量性負荷（図示せず）に充電電流を供給す
る。この充電電流は第１の電位端子６から電流検
出手段１０を通して供給されるが、過電流を検出
し、検出信号を出力する所定値に満たないため、
制御手段１１は動作しない。すなわち等価的には
スイツチ開放の状態にある。このときトランジス
タ４９にはインバータの働きにより、信号
（“０”）が入力され、不導通（開放）状態にある。
それゆえトランジスタ５０は逆バイアスされ、不
導通（開放）状態であり、出力端子５の電位はほ
ぼ第１の電位レベルとなる。このように、入力端
子４への信号φの入力により、第１のスイツチ１
は導通状態になり第２のスイツチ２は開放（非導
通）状態となることがわかる。 次に入力端子４に信号が入力された場合、上
記とは逆に第１のスイツチ１は開放状態となり、
第２のスイツチ２は導通状態となり、トランジス
タ５０は容量性負荷に蓄えられた電荷を放電し、
出力端子５の電位を第２の電位（例えば接地電
位）端子７と同レベルまで下げる。このとき第１
のスイツチ１は開放（非導通）状態にあるので、
電流検出手段１０に電流は流れない。従つて、制
御手段１１は開放状態のままである。それゆえ従
来回路に電流検出手段１０及び制御手段１１を設
けても、通常動作時は出力端子５に設けられる容
量性負荷を駆動する高電圧のパルスを発生するこ
とが出来る。 電流検出手段１０として設けられたコンデンサ
１２０と抵抗１２１は直列接続しており、これが
第１の電位端子６と第１のスイツチ１間に設けら
れた抵抗４４に並列に接続された構成となつてい
る。また、コンデンサ１２０の端子の一方は制御
手段１１を構成するサイリスタ４１のアノード端
子へ、他方はダイオード４２を介してサイリスタ
４１のＮゲートへ接続される。なお、ダイオード
４２は雑音による誤動作がなければ省略してもさ
しつかえない。 第４図は本発明の実施例の各部の波形を示した
ものであり、第４図１は端子４への入力信号φ及
び、第４図２は抵抗４４に流れる電流、第４図
３は抵抗１２１と抵抗４４との接続点ａの電位、
第４図４はコンデンサ１２０と抵抗１２１との接
続点ｂの電位、第４図５はサイリスタ４１のＮゲ
ートの電流波形である。 本実施例において、いま、入力端子４に信号φ
が入力され、第１のスイツチが導通状態にあると
き、正常動作時は信号φの入力により容量性負荷
（図示せず）が駆動され、抵抗４４には電流icが
式(1)で示されるｔの期間流れ、これによつて第４
図３に示す様に接続点ａの電圧は降下する。しか
し、この期間が短いこと及びコンデンサ１２０と
抵抗１２１とからなる時定数を備えた遅れ要素を
持つているため、接続点ｂの電位は急速には追従
できず、電位変動（電圧降下）は少ない。このた
め、サイリスタ４１のＮゲートの電圧は点弧電圧
VFに至らず、サイリスタ４１は導通状態にはな
らない。従つて、第１のスイツチ１は通常の動作
を行い、出力端子５は高電圧となる。 時刻Ｋにおいて出力短絡が起きた場合を考える
と、抵抗４４に過電流が流れ（このときの電流レ
ベルは正常動作時とほぼ同じレベルで、通電時間
が大となつている）、第４図２の破線で示すよう
な電流が信号φが入力端子４に入力されている間
流れようとする。しかし、第４図３に示す様に接
続点ａの電位は急激に下がり、第４図４に示す様
に接続点ｂの電位はコンデンサ１２０の容量Ｃと
抵抗１２１の値Ｒとの時定数CRを持つて指数関
数的に低下する。t0時間後、この点の電位がサイ
リスタ４１をオンさせるにたる電圧VFに達した
とき、第４図５に示すようにＮゲートから電流が
引き抜かれ、サイリスタ４１は導通状態となる。
ダイオード４０は、サイリスタ４１とトランジス
タ４６の順方向降下を補正するために挿入されて
いる。サイリスタ４１の導通状態によつて、トラ
ンジスタ４６のベース・エミツタ間は短絡され、
第１のスイツチ１は非導通（開放）状態となり、
過電流はしや断される。過電流のしや断に伴つて
接続点ａの電位は上昇すると共に接続点ｂの電位
も上昇し、定常状態に戻り、再度信号φが入力さ
れて、過電流が流れるまでこの状態を維持する。 以上述べたように本発明の一実施例によれば、
スイツチを駆動して容量性負荷を充電する回路の
出力短絡時に生じる過電流を確実に検知して過電
流を遮断することが出来るため、スイツチ素子の
過電流による破壊を未然に防止できる。 本実施例の回路構成によれば、短絡が起きた時
点から時間t0遅れた時点で電流検出手段１０が動
作する。遅れ時間t0はCRによつて設定でき、容
量性負荷の駆動時間の駆動時間ｔよりも長く、ま
た、長時間過電流を流すことによつてスイツチが
熱破壊を生ずる時間よりは短く設定されている。
このことは、後述するように多数のスイツチを並
列に駆動する際トータルの負荷電流のピーク値
が、１個の駆動回路の出力短絡電流よりも大きな
場合においても、正常時と短絡時の電流を明確に
区別できる効果がある。 この実施例の回路構成によれば、電流検出手段
１０は第１の電位端子６と第１のスイツチ１との
間に設けられているが、これに限定されることな
く、出力短絡電流の流れる第１の電位端子６から
容量性負荷の他方の端子（出力端子５に接続され
ない側の端子）までの経路中ならばどこに設けて
もよい。 第５図に本発明の第２の実施例を示す。同図に
おいて、第１図及び第２図に示したものと同一符
号の部分は其々同一物及び相当物を示す。また、
チヤンネル１５０，１５１，１５２は第４図にお
いて、電流検出手段１０と制御手段１１とを除い
た回路部分であり、各チヤンネルは第１の電位
（例えば電源電位）端子６と第２の電位（例えば
接地電位）端子７間に並列に設けられている。電
流検出手段１０は、各チヤンネルの第１のスイツ
チ１に図に示すように接続される。さらに制御手
段１１を構成しているサイリスタ４１のアノード
は新たに設けられたダイオード１５３，１５４，
１５５を介し、各チヤンネルのライン９０に接続
される。インバータ用のバイアス電圧VBは第５
図に示すように電位端子１６０から各チヤンネル
に供給される。 各チヤンネルは通常動作時、各チヤンネルの入
力端子４へ入力される信号φにより個別に駆動で
き、出力端子５にはそれぞれ別々のタイミングで
高電圧パルスを発生できる。いま、各チヤンネル
が同じタイミングで信号φにより駆動されたと
き、抵抗４４には各チヤンネルの負荷電流の合計
が流れる。この合計電流のピーク値は１チヤンネ
ルが短絡したときに流れる過電流のピーク値より
も大きい。しかし、第２図に示した時間ｔの期間
のみしか流れないので、遅れ要素を備えた電流検
出手段１０に検出される電圧はサイリスタを駆動
する電圧VFには達しない。 次に各チヤンネルの出力が高電位となつている
とき、チヤンネル１５０のみに出力短絡が発生し
た場合、短絡電流（過電流）は信号φが入力され
ている期間流れようとする。この時、他のチヤン
ネルの負荷電流はすでに零となつている。電流検
出手段１０は第３図に示したt0時間後の時点で短
絡電流を検出しサイリスタ４１を導通状態とす
る。これにより各チヤンネルのトランジスタ４６
のベース・エミツタ間は短絡され、各チヤンネル
の第１のスイツチ１は全て開放状態になり、過電
流はしや断される。ダイオード１５３，１５４及
び１５５は各チヤンネルが個別に動作していると
き、一方のチヤネルのライン９０がハイレベルと
なり他方がローレベルとなつたとき、一方のチヤ
ネルから電流が逆流してくるのを防止している。 以上述べてきたように、上記した本実施例にお
いても、短絡時の過電流を防止できることがわか
る。本実施例によれば、１組の電流検出手段１０
と制御手段１１によつて多数のチヤネルを保護で
き、集積回路化の際、集積密度を高めることによ
つて経済的に有利となる効果を有する。 以上述べた実施例は、第１の電位端子６がハイ
レベル、第２の電位端子７及び容量性負荷の他方
の端子がローレベルとなる電位関係で使用する容
量性負荷の駆動回路における過電流保護について
説明したが、本発明はこれに限定されるものでは
ない。例えば、第１の電位端子６及び容量性負荷
の他方の端子がハイレベル、第２の電位端子７が
ローレベルとなる電位関係で使用する容量性負荷
の駆動回路における過電流保護に適用できる。こ
の場合には、容量性負荷の電荷を放電させるとき
に容量性負荷で短絡が発生すると、容量性負荷の
他方の端子から第２の電位端子７に向かつて過電
流が流れる。従つて、電流検出手段は出力端子か
ら第２の電位端子７までの経路中に設けられ、制
御手段は第２のスイツチ２と第２の電位端子７と
の間に設ければよい。
おいて、第１図に示したと同一符号の部分はそれ
ぞれ同一物及び相当物の具体的な回路の一例を示
している。また、電流検出手段１０と制御手段１
１とを除いた部分は、先に掲げた特開昭58−
27427号公報で知られている従来回路と同じであ
る。 第３図に示すように、第１のスイツチ１、第２
のスイツチ２、及びインバータ３はトランジスタ
４５〜５０と抵抗により構成されている。このな
かで、トランジスタ４５及び４９はそれぞれ信号
φ，φの入力によつて動作する定電流スイツチを
構成しており、出力端子５側のトランジスタ４６
及び５０のベース電流を引き抜いたり、遮断した
りすることによつてトランジスタ４６，４７及び
５０をオン状態、若しくはオフ状態にする。 本実施例の回路において、電流検出手段１０は
第１の電位（例えば電源）端子６と第１のスイツ
チ１との間に設けられ、トランジスタ４６のベー
ス・エミツタ間に設けられた制御手段１１は、通
常動作においては等価的にスイツチ開放の状態に
あるように構成されている。 いま、通常動作の場合入力端子４に信号φ
（“１”）が入力されると定電流スイツチを構成し
ているトランジスタ４５が導通し、トランジスタ
４６からベース電流を引き抜き、トランジスタ４
６を導通させる。トランジスタ４６のコレクタ電
流はトランジスタ４７のベース電流となり、トラ
ンジスタ４７を導通させ、出力端子５に接続され
る容量性負荷（図示せず）に充電電流を供給す
る。この充電電流は第１の電位端子６から電流検
出手段１０を通して供給されるが、過電流を検出
し、検出信号を出力する所定値に満たないため、
制御手段１１は動作しない。すなわち等価的には
スイツチ開放の状態にある。このときトランジス
タ４９にはインバータの働きにより、信号
（“０”）が入力され、不導通（開放）状態にある。
それゆえトランジスタ５０は逆バイアスされ、不
導通（開放）状態であり、出力端子５の電位はほ
ぼ第１の電位レベルとなる。このように、入力端
子４への信号φの入力により、第１のスイツチ１
は導通状態になり第２のスイツチ２は開放（非導
通）状態となることがわかる。 次に入力端子４に信号が入力された場合、上
記とは逆に第１のスイツチ１は開放状態となり、
第２のスイツチ２は導通状態となり、トランジス
タ５０は容量性負荷に蓄えられた電荷を放電し、
出力端子５の電位を第２の電位（例えば接地電
位）端子７と同レベルまで下げる。このとき第１
のスイツチ１は開放（非導通）状態にあるので、
電流検出手段１０に電流は流れない。従つて、制
御手段１１は開放状態のままである。それゆえ従
来回路に電流検出手段１０及び制御手段１１を設
けても、通常動作時は出力端子５に設けられる容
量性負荷を駆動する高電圧のパルスを発生するこ
とが出来る。 電流検出手段１０として設けられたコンデンサ
１２０と抵抗１２１は直列接続しており、これが
第１の電位端子６と第１のスイツチ１間に設けら
れた抵抗４４に並列に接続された構成となつてい
る。また、コンデンサ１２０の端子の一方は制御
手段１１を構成するサイリスタ４１のアノード端
子へ、他方はダイオード４２を介してサイリスタ
４１のＮゲートへ接続される。なお、ダイオード
４２は雑音による誤動作がなければ省略してもさ
しつかえない。 第４図は本発明の実施例の各部の波形を示した
ものであり、第４図１は端子４への入力信号φ及
び、第４図２は抵抗４４に流れる電流、第４図
３は抵抗１２１と抵抗４４との接続点ａの電位、
第４図４はコンデンサ１２０と抵抗１２１との接
続点ｂの電位、第４図５はサイリスタ４１のＮゲ
ートの電流波形である。 本実施例において、いま、入力端子４に信号φ
が入力され、第１のスイツチが導通状態にあると
き、正常動作時は信号φの入力により容量性負荷
（図示せず）が駆動され、抵抗４４には電流icが
式(1)で示されるｔの期間流れ、これによつて第４
図３に示す様に接続点ａの電圧は降下する。しか
し、この期間が短いこと及びコンデンサ１２０と
抵抗１２１とからなる時定数を備えた遅れ要素を
持つているため、接続点ｂの電位は急速には追従
できず、電位変動（電圧降下）は少ない。このた
め、サイリスタ４１のＮゲートの電圧は点弧電圧
VFに至らず、サイリスタ４１は導通状態にはな
らない。従つて、第１のスイツチ１は通常の動作
を行い、出力端子５は高電圧となる。 時刻Ｋにおいて出力短絡が起きた場合を考える
と、抵抗４４に過電流が流れ（このときの電流レ
ベルは正常動作時とほぼ同じレベルで、通電時間
が大となつている）、第４図２の破線で示すよう
な電流が信号φが入力端子４に入力されている間
流れようとする。しかし、第４図３に示す様に接
続点ａの電位は急激に下がり、第４図４に示す様
に接続点ｂの電位はコンデンサ１２０の容量Ｃと
抵抗１２１の値Ｒとの時定数CRを持つて指数関
数的に低下する。t0時間後、この点の電位がサイ
リスタ４１をオンさせるにたる電圧VFに達した
とき、第４図５に示すようにＮゲートから電流が
引き抜かれ、サイリスタ４１は導通状態となる。
ダイオード４０は、サイリスタ４１とトランジス
タ４６の順方向降下を補正するために挿入されて
いる。サイリスタ４１の導通状態によつて、トラ
ンジスタ４６のベース・エミツタ間は短絡され、
第１のスイツチ１は非導通（開放）状態となり、
過電流はしや断される。過電流のしや断に伴つて
接続点ａの電位は上昇すると共に接続点ｂの電位
も上昇し、定常状態に戻り、再度信号φが入力さ
れて、過電流が流れるまでこの状態を維持する。 以上述べたように本発明の一実施例によれば、
スイツチを駆動して容量性負荷を充電する回路の
出力短絡時に生じる過電流を確実に検知して過電
流を遮断することが出来るため、スイツチ素子の
過電流による破壊を未然に防止できる。 本実施例の回路構成によれば、短絡が起きた時
点から時間t0遅れた時点で電流検出手段１０が動
作する。遅れ時間t0はCRによつて設定でき、容
量性負荷の駆動時間の駆動時間ｔよりも長く、ま
た、長時間過電流を流すことによつてスイツチが
熱破壊を生ずる時間よりは短く設定されている。
このことは、後述するように多数のスイツチを並
列に駆動する際トータルの負荷電流のピーク値
が、１個の駆動回路の出力短絡電流よりも大きな
場合においても、正常時と短絡時の電流を明確に
区別できる効果がある。 この実施例の回路構成によれば、電流検出手段
１０は第１の電位端子６と第１のスイツチ１との
間に設けられているが、これに限定されることな
く、出力短絡電流の流れる第１の電位端子６から
容量性負荷の他方の端子（出力端子５に接続され
ない側の端子）までの経路中ならばどこに設けて
もよい。 第５図に本発明の第２の実施例を示す。同図に
おいて、第１図及び第２図に示したものと同一符
号の部分は其々同一物及び相当物を示す。また、
チヤンネル１５０，１５１，１５２は第４図にお
いて、電流検出手段１０と制御手段１１とを除い
た回路部分であり、各チヤンネルは第１の電位
（例えば電源電位）端子６と第２の電位（例えば
接地電位）端子７間に並列に設けられている。電
流検出手段１０は、各チヤンネルの第１のスイツ
チ１に図に示すように接続される。さらに制御手
段１１を構成しているサイリスタ４１のアノード
は新たに設けられたダイオード１５３，１５４，
１５５を介し、各チヤンネルのライン９０に接続
される。インバータ用のバイアス電圧VBは第５
図に示すように電位端子１６０から各チヤンネル
に供給される。 各チヤンネルは通常動作時、各チヤンネルの入
力端子４へ入力される信号φにより個別に駆動で
き、出力端子５にはそれぞれ別々のタイミングで
高電圧パルスを発生できる。いま、各チヤンネル
が同じタイミングで信号φにより駆動されたと
き、抵抗４４には各チヤンネルの負荷電流の合計
が流れる。この合計電流のピーク値は１チヤンネ
ルが短絡したときに流れる過電流のピーク値より
も大きい。しかし、第２図に示した時間ｔの期間
のみしか流れないので、遅れ要素を備えた電流検
出手段１０に検出される電圧はサイリスタを駆動
する電圧VFには達しない。 次に各チヤンネルの出力が高電位となつている
とき、チヤンネル１５０のみに出力短絡が発生し
た場合、短絡電流（過電流）は信号φが入力され
ている期間流れようとする。この時、他のチヤン
ネルの負荷電流はすでに零となつている。電流検
出手段１０は第３図に示したt0時間後の時点で短
絡電流を検出しサイリスタ４１を導通状態とす
る。これにより各チヤンネルのトランジスタ４６
のベース・エミツタ間は短絡され、各チヤンネル
の第１のスイツチ１は全て開放状態になり、過電
流はしや断される。ダイオード１５３，１５４及
び１５５は各チヤンネルが個別に動作していると
き、一方のチヤネルのライン９０がハイレベルと
なり他方がローレベルとなつたとき、一方のチヤ
ネルから電流が逆流してくるのを防止している。 以上述べてきたように、上記した本実施例にお
いても、短絡時の過電流を防止できることがわか
る。本実施例によれば、１組の電流検出手段１０
と制御手段１１によつて多数のチヤネルを保護で
き、集積回路化の際、集積密度を高めることによ
つて経済的に有利となる効果を有する。 以上述べた実施例は、第１の電位端子６がハイ
レベル、第２の電位端子７及び容量性負荷の他方
の端子がローレベルとなる電位関係で使用する容
量性負荷の駆動回路における過電流保護について
説明したが、本発明はこれに限定されるものでは
ない。例えば、第１の電位端子６及び容量性負荷
の他方の端子がハイレベル、第２の電位端子７が
ローレベルとなる電位関係で使用する容量性負荷
の駆動回路における過電流保護に適用できる。こ
の場合には、容量性負荷の電荷を放電させるとき
に容量性負荷で短絡が発生すると、容量性負荷の
他方の端子から第２の電位端子７に向かつて過電
流が流れる。従つて、電流検出手段は出力端子か
ら第２の電位端子７までの経路中に設けられ、制
御手段は第２のスイツチ２と第２の電位端子７と
の間に設ければよい。
以上述べたように、本発明によれば、過電流を
防止し、出力短絡時等においてもスイツチを破壊
することのない容量性負荷の駆動回路を得ること
ができる。
防止し、出力短絡時等においてもスイツチを破壊
することのない容量性負荷の駆動回路を得ること
ができる。
第１図は従来の容量性負荷の駆動回路に使用す
るパルス電圧発生回路のブロツク図、第２図は第
１図の動作を説明するための図、第３図は本発明
容量性負荷の駆動回路の一実施例を示す回路図、
第４図は第３図の動作波形を示す図、第５図は本
発明の第２の実施例を示す図である。 １…第１のスイツチ、２…第２のスイツチ、３
…インバータ、４…入力端子、５…出力端子、６
…第１の電位端子、７…第２の電位端子、８…容
量性負荷、１０…容量性負荷、１１…制御手段、
１２，１３…線路。
るパルス電圧発生回路のブロツク図、第２図は第
１図の動作を説明するための図、第３図は本発明
容量性負荷の駆動回路の一実施例を示す回路図、
第４図は第３図の動作波形を示す図、第５図は本
発明の第２の実施例を示す図である。 １…第１のスイツチ、２…第２のスイツチ、３
…インバータ、４…入力端子、５…出力端子、６
…第１の電位端子、７…第２の電位端子、８…容
量性負荷、１０…容量性負荷、１１…制御手段、
１２，１３…線路。
Claims (1)
- 【特許請求の範囲】 １ 第１の電位端子と、第１の電位端子より低電
圧の電位に接続される第２の電位端子と、 直列接続されて第１の電位端子と第２の電位端
子との間に接続された第１及び第２のスイツチ素
子と、 第１及び第２のスイツチ素子を交互に導通状
態、非導通状態に制御する制御信号を入力する入
力端子と、 第１及び第２のスイツチ素子相互の接続点から
引き出され、容量性負荷に接続される出力端子
と、 第１及び第２の電位端子の一方と出力端子との
間に介在され、第１又は第２のスイツチ素子に流
れる電流の通電時間が正常動作時より長くなつた
時に過電流と判断する電流検出手段と、 電流検出手段からの信号によつて、第１及び第
２のスイツチ素子の導通状態に有る側を非道通常
態に制御する制御手段とを具備することを特徴と
する容量性負荷の駆動回路。 ２ 特許請求の範囲第１項において、電流検出手
段が第１の電位端点と第１のスイツチ素子との間
に接続された第１の抵抗素子、直列接続して第１
の抵抗素子に並列接続されたコンデンサ及び第２
の抵抗素子とから構成され、コンデンサと第２の
抵抗素子との接続点の電位を検出信号とすること
を特徴とする容量性負荷の駆動回路。 ３ 特許請求の範囲第１項又は第２項において、
容量性負荷がインクジエツトプリンタであること
を特徴とする容量性負荷の駆動回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58122542A JPS6013559A (ja) | 1983-07-05 | 1983-07-05 | 容量性負荷の駆動回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58122542A JPS6013559A (ja) | 1983-07-05 | 1983-07-05 | 容量性負荷の駆動回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6013559A JPS6013559A (ja) | 1985-01-24 |
| JPH0442848B2 true JPH0442848B2 (ja) | 1992-07-14 |
Family
ID=14838447
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58122542A Granted JPS6013559A (ja) | 1983-07-05 | 1983-07-05 | 容量性負荷の駆動回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6013559A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63280651A (ja) * | 1987-05-13 | 1988-11-17 | Fujitsu Ltd | 圧電素子の保護方式 |
| JPH02208055A (ja) * | 1989-02-08 | 1990-08-17 | Hitachi Ltd | インクジェット記録装置 |
| JP2004260776A (ja) * | 2003-02-28 | 2004-09-16 | Matsushita Electric Ind Co Ltd | 容量性負荷駆動回路および液晶表示装置 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6221783Y2 (ja) * | 1980-09-25 | 1987-06-03 |
-
1983
- 1983-07-05 JP JP58122542A patent/JPS6013559A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6013559A (ja) | 1985-01-24 |
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