JPS60136239A - 半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 発明の技術分野 本発明は、半導体装置詳しくはプレハブ形式の製造法を
とる集積回路の金属配線に関する。

従来技術と問題点 集積回路ではコスト低減、納期短縮などを狙ってその製
造にマスタースライス形式をとることが多い。マスター
スライス形式で所望機能の多種の集積回路をより容易に
設計、製造できるように、集積回路を多数の単位機能ブ
ロックで構成するべく、マスターの形態自体が種々工夫
されている。ゲートアレイ方式、ビルディングブロック
方式などがその例である。ゲートアレイ方式は特開昭５
４−９３３７５に開示されているようにＰ、　Ｎチャネ
ルトランジスタ各２個を基本セルとし、これを縦（列）
方向に多数並べ、か＼る列を横（行）方向に複数曲ベー
ζ形成した半導体ウェハをマスターとし、受注があって
回路パターンが決定すると該パターンに従って配線マス
クを作り、該マスクで蒸着金属のバターニングをして結
線を行ない、所要の論理回路を搭載したＬＳＩ（スライ
ス）とする。

第１図はゲートアレイを構成するマスタースライス半導
体装置用のマスターの概要を示し、１０は基本セルで、
か＼るセルが列方向に多数並び（ＩＯＡ、１−ＯＢ、、
・・・・・・で示す）、またか＼る基本セル列が行方向
に複数列並ぶ。基本セルは多結晶シリコンなどで作られ
る２個のゲート電極１２゜１４、その両側のソース・ド
レイン領域１６，１８を備え、これらは４個のトランジ
スタＱ１〜Ｑ４を形成する。一方のソース・ドレイン領
域１８は基板とは反対の導電型のウェル２０の中に形成
されるので、トランジスタＱ３．Ｑ４はトランジスタＱ
ｌ、Ｑ２とは反対の導電型、本例では前者はＮチャネル
型、後者はＰチャネル型である。従って基本セルは等価
回路で示すと第２図の如くなる。この基本セルは然るべ
き結線を付加するだけでナントゲート、フリップフロッ
プなどを構成でき、これらを組合せることで大半の論理
回路を構成できる。第３図はナンドを構成させた例で、
ＶＤＤ。

Ｖｓｓは電源の正、負線、Ａｌ、Ａ２は信号入力線、Ｏ
ＵＴは同出力線、Ｘはこれらの配線と拡散領域とのコン
タクトをまた・印はゲート電極又は配線相互のコンタク
トを示す。

基本セルの結線、即ち該セルのソース・ドレイン領域及
びゲート電極を接続して所望の論理ゲートとする結線は
、第３図に示した如く列方向に走る配線ＶＤＤ、ＶＳＳ
等と、行方向に走る配線ＯＵ　Ｔ等により行ない、これ
らの行１列方向の配線は交差するから層を変えである。

層数は半導体基板に近い側を第１層とすると、列方向配
線（これをＭｌとする）は第１層、行方向配線（これを
Ｍ２とする）は第２層としである。勿論これは逆でＭｌ
を第２層、Ｍ２を第１層にしてもよい。ゲート電極も半
導体基板上にあるが、上記数え方で言えば第０層で、第
１層はこの第Ｏ屓の上にある。

配線形成領域はチップ上の何処でもよいが、大別すれば
基本セル列２２上と基本セル列間２４上であり、前者は
主として基本セルの結線用に、後者は基本セル相互の結
線用に使用される。また配線作業は計算機処理にて、自
動的に行なわせる都合上、配線はグリッドと呼ぶ仮想縦
、横線上を走るようにされ、このためソース・ドレイン
領域等との接続点は第１図の基本セル１０に・印で示す
如き所定点となる。

このようなゲートアレイ搭載マスタースライスを用いて
配線を行なう場合、結線が複雑であると、本来基本セル
列上の配線とすべきものも余裕がなくてセル列間領域２
４にはみ出したりする。このようになると、配線長が大
になって特性に悪影響を及ぼす、基本セル間結線に支障
を来たす恐れがある、一部基本セルが使用不能となる、
等により必要ゲート数を備えるマスターをもっても所要
の論理機能のスライスを作れない事態を生じるという問
題がある。

ビルディングブロック方式はゲートアレイはど基本セル
（回路ブロック）が同じライズ、同じ間隔でなく、回路
ブロックの大きさ、配置などが自由に変えられるが、や
はり同様な問題がある。

発明の目的 本発明はか＼る点を改善し、回路ブロック上で済ませる
配線はそれが可能なようにして配線の自由度を高め、一
層の集積度向上を図ろうとするものである。

発明の構成 本発明は、半導体基板に複数の回路ブロックを配線前工
程まで形成したマスターに金属配線を施して所望論理回
路を備える完成品とされるマスタースライス半導体装置
において、該金属配線を３層配線とし各層の配線は互い
に平行に延びる線のみとし、半導体基板側の第１層配線
は回路ブロック群の列と平行な方向に延びる配線、中間
の第２層配線は第１層配線と直交する、回路ブロック列
が並ぶ行方向に延びる配線、そして最上層の第３層配線
は第１層配線と平行な方向に延びる配線とし、これら第
１と第２、第２と第３、第３と第１各配線を直接に接続
可能としてなることを特徴とするが、次に実施例を参照
しながらこれを説明する。

発明の実施例 第４図は本発明の第１の実施例を示し、Ｍｌ、Ｍ２は前
述の第１層、第２層金属配線である。本発明ではこれら
の上に更に絶縁層を被着し、その上に金属（アルミニウ
ム等）の蒸着、そのバターニングを施して第３層配線Ｍ
３を施す。第３層配線Ｍ３は第１層配線と同じ方向、つ
まり基本セル（回路ブロック）列の方向に延びる。第３
層配線Ｍ３を第１層配線Ｍ１と重ねて形成すると、符号
ブロックａ、ｂ、ｃで示す部分のようにｂ部で第１層及
び第２層をブリッジする配線が得られ、この部分の第１
層に第１層配線が存在するような場合にも該第１層配線
と接触することがない利点が得られる。若しこの第３層
配線がないと、点線ｄで示す如く、先ず第２層配線と接
続し、行方向に進んだのちセル間領域の第１層配線と接
続して列方向に進み、その後再び第２層配線と接続し、
然るのちセル列上の第１層配線へ戻るといった複雑な処
理が必要になる。この第３層配線Ｍ３は第２層配線Ｍ２
を任意に連結することができ（ｅはその一例）、また第
１層配線Ｍ１と整列させると第２層配線Ｍ２を第１層配
線Ｍ１へ第３層配線を経由して接続することができる（
ｆはその一例）。

第３層配線は、その下部に第１層、第２層配線があり、
可成り凹凸があることが予想されるので、配線ピンチは
大きくした方がよい。第３層配線のピッチＰ３は第１層
配線のピッチＰ１のｎ倍としくこ−でｎは整数）、適宜
の所で第１層配線と第３層配線を重ねると以後所定間隔
で両者が再び重なるようになる。第５図はか−る例を示
し、Ｐ３＝４ＸＰ１とし、Ｍｌの左から２番目でＭ３が
Ｍｌに重なるようにしているので、Ｍｌの左から６番目
でもＭ３はＭｌと重なっている。ＭｌとＭ３が重なって
いる所では前述のように、Ｍｌの一部をＭ３でブリッジ
することができる。

基本セル列の間の配線領域２４も同様な３層配線とする
。第６図はこの例を示し、前記と同様Ｍ１は第１層配線
、Ｍ２は第２層配線、Ｍ３は第３層配線である。この図
のａは第１層配線Ｍ１と第２層配線Ｍ２を接続する第３
層配線、ｂは第２層配線相互を接続する第３層配線、Ｃ
は基本セル列上の第１層配線Ｍ１と基本セル列間の配線
領域上の第１層配線Ｍ１とを接続する第２層配線、ｄは
第２層配線と配線領域上第３層配線Ｍ３を接続するスル
ー（又はビア）ホールである。

第１層配線Ｍ１と第３層配線Ｍ３とのコンタクトは従来
第１層配線Ｍ１と第２Ｎ配線Ｍ２のコンタクトを取り、
さらに第２層配線Ｍ２と第３層配線Ｍ３とのコンタクト
を取るといった間接的なコンタクトのとりがたが行なわ
れてきた。第１層配線Ｍ１と第３層配線Ｍ３との直接的
なコンタクトは通常の方法でとれば間に第２層配線があ
って眉間絶縁膜の厚さが大であるからエツチング時間を
長大にせねばならず、エツチングは横方向へも行なわれ
るからコンタクトホールが大になる、段差が大になるか
ら断線の恐れがあるなどの問題がある。この点は本発明
者等の提案した次の方法をとれば問題がなくなる。第７
図で、Ｍｌはマスターウェハの表面絶縁層上に形成した
第１層配線である。この第１層配線Ｍ１が形成された＋
ａ）の状態でＳｉＯ２などの絶縁層をＣＶＤ法、バイア
ス・スパッタ法などにより被着し、ｆｂ）の如く絶縁層
３゜を形成し、更にこれにコンタクト部で窓開けしたの
ち金属蒸着、そのパターニングを行なって第２層配線Ｍ
２を作る。本例では、第１層配線Ｍ１と第２層配線Ｍ２
は部分３２でコンタクトする。次に第３層配線の形成に
移るが、まず図面右方の第１層配線Ｍ１とこの第３層配
線とをコンタクトさせる場合はｆｃ）に示す如く、該Ｍ
ｌ上の絶縁膜３゜をエツチングにより除去して窓３４を
予め作る。

この後ＣＶＤ法などによる３ｉ０２の被着などで第２の
絶縁層３６を形成する。絶縁Ｊｉｉ３６は、絶縁層３０
と重なり、一般に第１層配線Ｍ１と第３層配線との眉間
絶縁膜厚は、可成りの厚さとなるが、窓部３４でのそれ
は第１層配線Ｍ１上にあるだけで、これをエツチングし
て除去するのは、第２層配線Ｍ２と第３層配線とのコン
タクト部分３８でのそれと変らない。こうしてエツチン
グしたのち再び金属蒸着、そのパターニングをして第３
層配線Ｍ３を作る。こうしてＭ２とＭ３のコンタクトと
同時に、ＭｌとＭ３のコンタクトがとれ、段差は窓３４
を小さくし、次のエツチングでは、大きい窓４０とする
と２段構造になるから部分３２と格別界なるところはな
い。上記の第７図断面構造は、第８図で示される配線例
の平面図におけるｘ−ｘ′及びＹ−Ｙ′断面をそれらの
交点Ｐに於いてＸ−Ｐ−Ｙと展開したものを示した場合
を示すものである。

第３層配線は第１層配線または第２層配線の不足分を補
うものとして使用でき、これは第１Ｎまたは第２層配線
のビ・ソチを小に、配線密度を上げたのと等価であり、
こうして集積度の向上が図れる。ゲートアレイでは各基
本セル列においてそのセル間の間隙も行方向配線つまり
第２層配線領域とすることができるから第３Ｎは第１層
と同方向に走らせてその補助とするのが有利である。

発明の詳細 な説明したように本発明によれば第３層配線を設け、こ
れを第１層配線及び第２層配線のいずれとも接続できる
ようにするので、第３層配線で第１層配線をブリッジす
る、第１層配線密度を等測的に高めることができる、迂
回配線を回避できる、等、種々の利点が得られ、設計の
自由度向上、集積度向上などに寄与する所、大なるもの
がある。

【図面の簡単な説明】

第１図〜第３図はゲートアレイの説明図、第４図〜第６
図は本発明の実施例を示す結線図、第７図は第１層配線
と第３層配線の接続要領を示す工程断面図、第８図は第
７図−の装置の配線パターンを示す平面図である。 図面で、１０は回路ブロック、ＶＤＤ、Ｖｓｓ、　ＯＵ
Ｔなどは金属配線、Ｍ１〜Ｍ３は第１〜第３層配線、２
２は回路ブロック列である。 出願人　富士通株式会社 代理人弁理士　青　柳　稔 第１図 第２図　第８図 （ａ） ＳＳ 第４図　第５図

Claims (1)

1. 【特許請求の範囲】 半導体基板に複数の回路ブロックを配線前工程まで形成
   したマスターに金属配線を施して所望論理回路を備える
   完成品とされるマスタースライス半導体装置において、 該金属配線を３層配線とし、各層の配線は互いに平行に
   延びる線のみとし、 半導体基板側の第１層配線は回路ブロック群の列と平行
   な方向に延びる配線、中間の第２層配線は第１層配線と
   直交する、回路ブロック列が並ぶ行方向に延びる配線、
   そして最上層の第３Ｎ配線は第１層配線と平行な方向に
   延びる配線とし、これら第１と第２、第２と第３、第３
   と第１各配線を直接に接続可能としてなることを特徴と
   する半導体装置。