JPS60136876A - ベクトル処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は乱数発生器を具備したベクトル処理装置に係υ
、特に高渚に乱数列を発生する必要のあるモンテカルロ
シミュレーション実Ｍ　に好適なベクトル処理装置に関
する。

〔発明の背景〕

従来のベクトル処理装置によって、乱数列を用いたベク
トル演算処理（たとえばモンテカルロ・シミュレーショ
ンなど）を実施する場合、ベクトル演算処理の基になる
乱数列は主記憶装置内をこ保存し、これをメモリリクエ
スタによってベクトルレジスタにロードするか、１次１
ｔｅｒａｔｉｏｎ命◆によって合同法によってベクトル
レジスタ上に乱数列を生成する方法が採用されて来た。

しかし前者の方法では、主記憶装置内ら乱数列をローデ
ィングするために、複数メモリリクエスタ間の競合によ
るデータ転送速度の低下、および主記憶上の制約からも
たらされる不十分な乱数個数等の欠点を有していた。一
方後者の方法では、１次１ｔｅｒａｔｉｏｎ命◆即ち、
ｘ；、＋１＝ｘ；、　＋　ａ；、　−１−４ｇ、　’＊
型の計算の逐次性から来るベクトル演算速度の低下（最
近のベークトル計算機では上記の逐次型計算シ他の一般
のベクトル計算に比べ約ＡＯａ度の処理速度が限度であ
る。）によって、乱数列生成に多くの計算機時間を費す
欠点があった。

〔発明の目的〕

本発明の目的は、ベクトル処理装置内に、複数個の乱数
発生器を備え、当該発生器によって任意の乱数列を並列
的に発生せしめ、かつ当該乱数列をベクトル命令によっ
て複数個のベクトルレジスタに移行せしめ、該ベクトル
レジスタ上の乱数列を用いて任意のベクトル処理を行う
ことを可能としたベクトル処理装置を提供することにあ
る。

〔発明の概要〕

ベクトル処理装置において、乱数列を生成する場合、そ
の乱数列が満足すべき条件は、１）再現性がある、 ２）乱数発生速度がマシンサイクルピッチに近い高速度
で、かつ乱数列がスカラー（逐次）計算機と同様であシ
、かつ並列的に複数個の乱数発生器から乱数列を得るこ
とができ、３）任意の乱数列を容易ζこ指定できる必要
がある０ 以上の３条件を満足するアルゴリズムの一つとして、「
合同法」による乱数発生法がある。

しかし、この方法は次のような逐次計算を行うので、 ｘｊ、＋、＝　ｍｏｄ　（ｘ↓妊α、θ）　・・・曲■
ベクトル処理装置のベクトル演算器に適合しない。ここ
でθは任意の正数（通常２３１にとられる）、αは正の
奇数、ｍｏｄは剰余をとることを意味する。α、θの値
については、 ’　Ｓｅｍｉｎｕｍｅｒｉｃａｌ　Ａｌｇｏｒｉｔｈｍ
ｓ　、　Ｒａｎｄｏｍ　Ｎｕｍｂｅｒｓ　。

ｔｈｅ　ａｒｔ　ｏｆ　Ｃｏｍｐｕｔｅｒ　Ｐｒｏｇｒ
ａｍｉｎｇ　Ｖｏｌｕｍｅ　ＩＩ　（２ｎｄｅｄ　、　
）　’、　Ｄ　、Ｅ　、Ｋｎｕｔｈ　、　１９ＥＮ　、
　Ａｄｄｉｓｏｎ　−Ｗｅｓｌｅｙに説明されている。

■式を次のように変形すると、 ｘ、＋２二ｍｔｒｃＬ　（ｍｏｄ　（ｘ４　餐ａ　、θ
）簀α、θ）＝　ｍｏｄ　（ｍａｄ　（αζθ）＋ｘＢ
、θ　）・・旧■合同法の漸化式はＸお＋２とｘＬの関
係を示すものになシ、２インデツクス離れた式となる。

このことはＸ。、”１なる２個の初期値（ｘ、はＸ。か
ら逐次処理でめられる）から出発して、”Ｏ→ｘ２→Ｘ
→・・・・・・、Ｘ、→Ｘ、→ｘｓ→・・・・・・　と
計算を進めていくことによシ、２並列に乱数列を発生で
きることを示す。

同様にしてルインデクス離れた式、 ｘ４＋、Ｚ＝　ｍｏｃＬ　（ｍｏｄ　（ａｎ　、θ）＊
ＪＡ、θ）　−＝・・・■と”ＯＮ　”ｊ　、・・・・
・・ｘｎなる初期値よシ、ル並列に乱数列を発生できる
。

この性質を利用しｎ−１ステ一ジ段数のパイプライン乗
算器に連続的に（”Ｏｌ”ｊ、・・・・・・ｘｎ）　列
を入力することによシ、第１図に示すように、マシンサ
イクルピッチに乱数列をめることができる。この方式は
逐次的な合同法による乱数発生方式をベクトル演算器の
ステージ段数個＋１の独立な演算方式に変換したことを
意味している。従ってこの方式をさらに拡張し、ｍ個の
複数ベクトル乗算器群から成る乱数発生速度こ適用する
場合、ベクトル乗算器のステージ段数をｎ−１とすると
、ｍ＋ｎの独立演算式を作れば良いことになる。このｍ
餐ル独立式は、前述の０式の６１項をαｍ”ルとすれば
よい。即ち、第１図の処理を実現する論理構成のベクト
ル乗算器を複数個並列に設置し、乗数ｍａｄ　（αル、
θ）をｍｏｄ（α７Ｌ＋　ｍ　、θ）と置換するだけで
、合同法による乱数列を４マシンサイクルピツチｉこベ
クトルレジスタ上に得ることが出来る。この並列乱数発
生器を具備したベクトル処理装置によシ、乱数列を用い
るベクトル演算処理を従来処理装置では不可能であった
ような超高速で実施できる。

〔発明の実施例〕

以下、本発明の一実施例を第２．３図を用いて説明する
。

第２図は本発明を適用したベクトル処理装置の一例であ
る。第２図において、１は主記憶装置−１２は制御回路
、３はメモリリクエスタ、４はベクトルレジスタ、５は
ベクトル演算器、６は乱数発生器、７および８はベクト
ルレジスタの出力とベクトル演算器、メモリリクエスタ
（以後両者を総称してリソースと呼ぶ）間のデータバス
を動的に生成するスイッチング回路である。

メモリリクエスタ３、ベクトルレジスタ４、ベクトル演
算器５および乱数発生器６の右下に表示されている×ル
は当該回路が複数個存在することを示し、ｎに意味はな
い。

第２図に示されたベクトル処理装置が起動されると、制
御回路２はバス１０を用いてベクトル命令を主記憶装置
１から読出し、次いで解読する。ベクトル命令列に主記
憶からのロード又はストアが指定されている場合でかつ
処理を行っていないメモリリクエスタ６が存在する場合
、制御回路２はバス１１を用いてメモＩＪ　ＩＪクエス
タ３に起動を指示する。同時にロード命令の場合ζバス
１２を介してスイッチング回路８に作用し、ベクトル命
令で指定されたベクトルレジスタｔと起動対象となった
メモリリクエスタの出力バス１６との結合を行い、主記
憶装置１のベクトル命令で指定されたアドレスからデー
タを読出し、・指定されたベクトルレジスタ４に格納す
る。ストア命令の場合、制御回路２はバス１６を介して
スイッチング回路７に作用し、ベクトルレジスタ４とバ
ス１７、メモリリクエスタ６０間のデータバスを生成す
る。

ベクトル命令が演算命令の場合で当該演算器が使用可能
状態の場合、制御回路２はバス１３を介してベクトル命
令のオペランドに指定されているベクトルレジスタ４と
ベクトル演算器５０入力パス間の結合を行う。同時にバ
ス１４を介してベクトル演算器５を起動し、かつバス１
２を介゛して演算結果を書込むベクトルレジスタ４との
間のデータバスの結合を行う。

ベクトル命令で乱数発生と発生乱数の書込先ベクトルレ
ジスタ４が指定されると、制御回路２はバス１５を介し
て乱数発生器６を起動し、かつバス１２を用いてスイッ
チング回路８を動作させ、結果をバス１８を用いてベク
トルレジスタ４に書込むように指示を与える。

以上の基本的処理を組合せて、ユーザの目的とする乱数
列を用いるベクトル演算処理、たとえばシミュレーショ
ン等をベクトル処理装置によって行うことが出来る。

第５図は第２面の乱数発生器６の概略を示したものであ
る。当該発生器に起動指示が制御回路２によって行われ
るよシ以前、乱数発生器内に存在するベクトル長保持レ
ジスタ２０、および乗数即ちｍｏｄ　（αル、θ）を保
持するレジスタ２１に、適切な値が乱数発生指示ベクト
ル命令とは異なるセットアツプ命令によって、制御回路
２およびバス１５の２種類のオーダ情報信号線１５ａお
よ。

び１５ｂを用いてセットされる。レジスタ２０．２１に
セットされた値が乱数列の性質を決定するので、ユーザ
はこの値をプログラムによって可変とし、任意の性質を
持った乱数列を生成するこ゛とができる。

バス１５ヲ介してのセットアツプが終了した後４・当該
乱数−発生器に起動がかけられると、セレクタ２２．２
３．２５．２６およびスイッチング回路２４がイニシャ
ライズされ、特定の入力（以下詳細に説明する）と出力
バスの結合を行う。

次に乱数発生器内のメモリリクエスタ２８はバス５０を
介して主記憶装置１に乱数初期値（、ｒｏ、”１　、”
２　、・・・・・・、２１−ユ；ここでルは乗算器のス
テージＬ数から１を加算した値である）を読出すようデ
。

求する。当該読出し要求に対して、主記憶装置１はメモ
リサイクルタイム後、読出データが有効であることを示
すための信号である読出しバリッドとデータ〜をバス５
１上に送出する。メモリリクエスタ２８は当該データを
バリッドとデータに分離し、それぞれバス５２．５３　
杏こ送出する。この時セレクタ２２はセットアツプ処理
により、バリッドカウンタ２９とバス５２を結合してい
る。

主記憶装置１からの乱数初期値読出しバリッドはル個存
在する。このバリッドをカウンタ２９によって積算し、
カウントアツプ値をバス５４上に送出する。一方リクエ
スタ２８によって分離されたデータ信号は、ラッチ３０
に保持され、必要なバリッドカウンタ２９の演算が完了
するまでの間のタイミングディレィをかけられて後、セ
レクタ２６を介してＲＡＭ３１にストアされる。ここで
はバリッドカウンタ２９の処理を１クロツクとした。当
該処理がルクロックの場合、ラッチ回路３０はル段必要
となる。バリッドカウンタ２９のパス５４上の出力値は
ＲＡＭ　３１の書込アドレスを示す。以上で乱数初期値
（”０１”１、・・・・、Ｊｃｎ）がＲＡＭ３１上にセ
ットされる。

バリッドカウンタ２９の値は毎クロツク比較回路３２に
よって比較される。乱数発生器６が起動゛された際、セ
レクタ２３は、乗算器のステージ段数＋１の定数を保持
するＲＯＭ５５の出力を比較回路６２へ送出するようデ
ータバス接続を行っているため、主記憶装置１から送出
されるバリッドの数がル個になると、パス５５上の比較
回路３２の出力は′１′となる。スイッチング回路２４
は乱数発生器６が起動される際、パス５５と５６を結合
するようリセットがかけられているので、主記憶装置１
からのバリッド積算数がル個となった時、当該検出情報
はパス５６を介して、メモリリクエスタ２８の動作を停
止させ、セレクタ２２に作用し、タイミングジェネレー
タ６４のクロックパルスをバリッドカウンタ２９０入力
とし、バリッドカウンタ２９をリセット（０クリア）シ
、カッカラ／り３５に作用しカウント値を＋１する。こ
こでカウンタ３５はその値が０→１→２→０→・・とな
るサイクルカウンタである。またセレクタ３７に作用し
、カウンタ２９のバリッド信号とアドレスをパス１８ａ
上に送出できるようパス５４と１８ａの結合を行う。−
以後、本発明のベクトル処理装置ではパス１８ａ、ｂを
通じてベクトルレジスタ４上に乱数をローディングでき
る。

次にタイミングジェネレータ３４の出力に同期して、カ
ウンタ２９が０→１→２・・・・・とカウントアツプさ
れる。この値はパス５４を通してＲＡＭ３１の読出アド
レスと読出されたデータはそれぞれパス１８ａ、　１８
ｂを通って第２図のベクトルレジスタ４に書込まれると
同時に、セレクタ２５を介してベクトル乗算器３６へ送
られる。ベクトル乗算器３６はレジスタ２１に保持され
ている乗数との乗算を行い、演算時のオーバーフローに
よるキャリーを無視しく即ち、乗算器のデータ巾の剰余
をとることを意味する）、結果をパス５７上に送出する
。この時の結果は：ｃｎ＋１　、”ｆＬ＋２　−１−と
いう乱数列である。レジスタ２１上の乗数がｍｏｔｌ　
（αル＋１．θ）ならば出力される乱数列はｘｒＬやア
。１％Ｌ＋ｍ＋２、・・・・・となる。

一方、カウンタ２９の出力が乗算器のステージ段数＋１
になると、比較回路３２の出力は再び′１′となる。こ
の時スイッチング回路２４はパス５５と５８を接続して
いるので、パス５８を介してセレクタ２６はＲＡＭ　５
１と乗算器出力パス５７との結合を行う。またパス５８
上の信号によって、セレクタ２５はパス５７と乗算器入
力バスとの結合を行い、セレクタ２３はベクトル長レジ
スタ２０と比較回路３２との結合を行う。同時にパス５
８上の信号によってサイクルカウンタ３５はカウントア
ツプされる。この時点までの乱数発生器の動作と発生し
た乱数の要素番号を第４図に示した（　ｔｉｍｅ　−２
の時点）。ｔｌｌ’５図において、カウンタ２９カ（ル
＋１）を示す時、セレクタ２６上のパス５７上のデータ
は第４図で示すと乱数列ｆ、ｎ＋４（又はｘｎ＋□、）
である。従ってＲＡＭｇｌには乱数列”ｙｌ＋　１Ｘユ
＋２、・・・・・・が１クロツクピツチに書込まれてい
く。

カウンタ２９の値がベクトル長に等しくなると、比較回
路３２の出力は１１′となり、パス１５ｃを介して乗算
器３６の動作を停止させる。同時にパス１５（このパス
は双方向である）を介して制御回路２に乱数発生処理が
終了したことが報告される０ 第２図において、ここで説明した乱数発生器の出力、即
ち乱数列はパス１８を用いて、第４図のｔｉｍｅ−１以
降、マシンサイクルピッチに読出し可能である。もみ当
該乱数発生器内のＲＡＭ　３１が複数バンク構成からな
ル、それらを制御する制御回路を具備し、１マシンサイ
クルにＲＡＭに対して読出し、書込みを行うことのでき
る機能　゛を有する場合、第４図ｔｉｍｅ−１以降の任
意のタイミングで乱数列をベクトルレジスタ４に読出し
乱数列を用いるベクトル演算処理に用いることができる
。また乱数発生が終了した後でも、第３図の乱数発生器
内のＲＡＭ３１内に発生乱数列が保持されているので、
当該数列が必要となる任意のタイミングで数列をベクト
ルレジスタ４に移動させ、ベクトル演算処理を行うこと
ができる０ 目的の乱数列を一度ベクトル長だけ発生させ、さらにも
う一度、前の結果を用いて、即ち連続する乱数列を発生
させる場合、前回の結果を主記憶装置１に書込み、次の
回の乱数発生時に当該結果の後半部分を第６図のＲＡＭ
３１にイニシャルセットすれば良い。この処理をブ胃グ
ラムで連続的に行うよう指定することによシ、任意の長
さの乱数列を、主記憶とベクトルレジスタとのデータ転
送を行うことなく、ベクトル処理装置内に発生すること
ができる。

〔発明の効果〕

本発明によれば複数個の乱数発生器を用いて、任意の乱
数列を並列的に発生でき、これをベクトルレジスタに格
納できるので、ベクトルレジスタのチェイニング機能等
によって種々のベクトル演算器に供給し、乱数列を用い
る任意のベクトル演算処理を高速に行うことができる。

本発明の方式を用いた２並列モンテカルロシミュレーシ
ョンの概念図を第５図に示す。

第５図において、１０１は本発明の乱数発生器、１０２
はベクトルレジスタ、１０６はベクトル演算器である。

シミュレーション時、乱数発生器１０１はマシンサイク
ルピッチにベクトルレジスタ１０２の各番号がつけられ
たレジスタの要素に乱数列（−Ａ）を書込む。同時にベ
クトルレジスタ１０２のチェイニング動作によシ、当該
レジスタに書込まれつつある乱数列を用いて、書込みと
同時に乱数列を読出し、ベクトル演算器１０３はシミュ
レーション演算を並列的に行い、結果をベクトルレジス
タ１０２に書込む。

以上のようにして２並列のモンテカルロシミュレーショ
ンがベクトル処理装置によって実現できる。２並列処理
をｍ並列処理に拡張することによ）、ユーザプログラム
から見た処理速度はマシンサイクルピッチから予想され
るそれのｍ倍となり、ベクトル処理装置の性能向上を期
待できる。

第５図の乱数発生は偶奇を分離しているが、シミュレー
ションの対象の現象によっては、（：ｔｏ。

・・・・・−）と（：ｒ：ユや１．・・・・・・−Ｔ２
ｒＬ）列を分離したシ、独立の乱数列（３：ｏ、　、Ｔ
、　、・・・・・・翫）と（ｙａ　、２＋　、・・・・
ｈ）を２種連続的に発生した方がよく問題に適合する場
合がある。このような場合も、本発明のベクトル処理装
置に内蔵されている乱数発生器を用いることによυ、そ
のセットアツプ条件、即ち初期乱数列と乗数の剰余を目
的とする乱数列に合致させて乱数発生器に与えることに
よシ、何らハードウェアの変更を行うことなく目的乱数
列を高速に発生できる利点を有する。

【図面の簡単な説明】

第１図は、乱数発生器内の乗算器の入力データ、演算処
理、および出力を概念的に示した図、第２図は本発明に
基づくベクトル処理装置の概略ブロック図、第６図は第
２図のベクトル処理装置内の乱数発生器の概略ブロック
図、第４図は第３図の乱数発生器の時間関係を示した図
、第５図は本発明に基づく乱数発生器を複数用いた並列
演算方式の概念図である。 １・・・主記憶装置、　２・・・制御回路、３・・・メ
モリリクエスタ、４・・・ベクトルレジスタ、５・・・
ベクトル演算器、６・・・乱数発生器、７．８・・スイ
ッチング回路、 ２８・・・内蔵メモリリクエスタ、 ２９・・・バリッドカウンタ、３１・・・ＲＡＭ　１６
２・・・比較回路、　３３・・・ＲＯＭ　。 ３４・・、タイミングジェネレータ、 ６５・・・サイクルカウンタ、３６・・・パイプライン
乗算器、５０　、２０　、２１・・・レジスタ、第　１
　図 を更 第２図 第　３　図 第　＋　何 １１＋ｅ−１ｔｔｍａ−Ｚ

Claims (1)

【特許請求の範囲】
1. 複数のベクトル・レジスタ、演算器およびメモリ・リク
   エスタを備え、ベクトル命令を実行するベクトル処理装
   置において、複数個の時分割パイプライン乱数発生器と
   、当該乱数発生器で発生させられる乱数の初期値と当該
   初期値を修飾する乗数値とを保持する記憶手段であって
   前記初期値と乗数値がプログラムで設定されるものとを
   設け、当該記憶手段に保持された前記初期値と乗数値と
   に基づいてベクトル命令によシ算術乱数列を並列的に発
   生せしめて複数個のベクトルレジスタに移行せしめ、当
   該ベクトルレジスタ上の乱数列を用いて任意のベクトル
   処理を行うことを特徴とするベクトル処理装置。