JPS60141013A - スイツチングトランジスタのベ−ス駆動方式 - Google Patents
スイツチングトランジスタのベ−ス駆動方式Info
- Publication number
- JPS60141013A JPS60141013A JP24847783A JP24847783A JPS60141013A JP S60141013 A JPS60141013 A JP S60141013A JP 24847783 A JP24847783 A JP 24847783A JP 24847783 A JP24847783 A JP 24847783A JP S60141013 A JPS60141013 A JP S60141013A
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- Japan
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- transistor
- turn
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- current
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- Pending
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
- H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
- H03K17/60—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being bipolar transistors
- H03K17/615—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being bipolar transistors in a Darlington configuration
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- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の属する技術分野〕
本発明はスイッチング動作を行なわせるシングルパワー
トランジスタのベース駆動方式に関するものである。
トランジスタのベース駆動方式に関するものである。
シングルパワートランジスタはダーリントン接続された
トランジスタと比較してＬＩＦＥ（エミッタ接地の大信
号電流伝送率）が小さく第１１図に示すように特にター
ンオン時は通常のオン状態に必要なベース電流ＩＢを与
えても、ターンオン直後には、過渡的に大きなコレクタ
ーエミッタ電圧ＶＣＥが発生し、大きなターンオフ損失
Ｐを生じる。 − そこでかかる欠点を解消するだめ、従来下記の２つの方
法が行なわれている。
トランジスタと比較してＬＩＦＥ（エミッタ接地の大信
号電流伝送率）が小さく第１１図に示すように特にター
ンオン時は通常のオン状態に必要なベース電流ＩＢを与
えても、ターンオン直後には、過渡的に大きなコレクタ
ーエミッタ電圧ＶＣＥが発生し、大きなターンオフ損失
Ｐを生じる。 − そこでかかる欠点を解消するだめ、従来下記の２つの方
法が行なわれている。
そのうちの１つは、トランジスタのベースにオーバード
ライブ電流を流すことである。このようにオーバードラ
イブ電流を流した場合の各部の波形を第２図に示すと、
ターンオン直後の過渡的カコレクターエミツタ電圧ＶＣ
Ｅ は第１図に比べて小さく、したがってコレクタ発生
拶失も小さくなることがわかる。
ライブ電流を流すことである。このようにオーバードラ
イブ電流を流した場合の各部の波形を第２図に示すと、
ターンオン直後の過渡的カコレクターエミツタ電圧ＶＣ
Ｅ は第１図に比べて小さく、したがってコレクタ発生
拶失も小さくなることがわかる。
しかし、この方式ではスイッチングトランジスタがシン
グルトランジスタの場合にはｈｒＥが小さく、必要なオ
ーバードライブ電流も、時にはコレクタ電流と同程度の
ものとなり、ベース駆動回路が非常に大形化するという
欠点がある。
グルトランジスタの場合にはｈｒＥが小さく、必要なオ
ーバードライブ電流も、時にはコレクタ電流と同程度の
ものとなり、ベース駆動回路が非常に大形化するという
欠点がある。
他の方法は第３図に示すようにスイッチングトランジス
タＴ２にもう１つのトランジスタＴ、をダーリントン接
続することである。このような構成にすればよく知られ
ているように通常套装なベースドライブ電流ｌＢ１ は
トランジスタＴ１、Ｔ２の１１ Ｆ ＥをｈＦＥ、 、
ｈＦｃ２とするとであるから ｃ Ｂ１− ｈＦＥ、−１暑Ｉ Ｆ Ｅ２＋ｈ Ｆ Ｅ、・ｈＦＥ２
となり ＩＢ、としては小さな電流しか必要にならない
。
タＴ２にもう１つのトランジスタＴ、をダーリントン接
続することである。このような構成にすればよく知られ
ているように通常套装なベースドライブ電流ｌＢ１ は
トランジスタＴ１、Ｔ２の１１ Ｆ ＥをｈＦＥ、 、
ｈＦｃ２とするとであるから ｃ Ｂ１− ｈＦＥ、−１暑Ｉ Ｆ Ｅ２＋ｈ Ｆ Ｅ、・ｈＦＥ２
となり ＩＢ、としては小さな電流しか必要にならない
。
また、ターンオンの過渡状態を考えると、まずトランジ
スタＴ１ がターンオンし、その後トランジスタＴ２
がターンオンするので、Ｔ２がターンオンするまで十分
な電流がＩＢ２ に流れる。これはつまりオーバードラ
イブ電流を流したのと等価であり、前記のオーバードラ
イブ電流を流す場合と同様にターンオンを速くシ、かつ
ターンオン損失を小さくできる。
スタＴ１ がターンオンし、その後トランジスタＴ２
がターンオンするので、Ｔ２がターンオンするまで十分
な電流がＩＢ２ に流れる。これはつまりオーバードラ
イブ電流を流したのと等価であり、前記のオーバードラ
イブ電流を流す場合と同様にターンオンを速くシ、かつ
ターンオン損失を小さくできる。
しかし、よく知られているようにダーリントン接続した
場合のスイッチングトランジスタＴ２のコレクターエミ
ッタ電１圧ＶＣＥ２はＶＣＥ２＝ＶＢＥ＋ＶＣＥ、とな
り、通常シングルとして使用し／こ場合に比べてオン電
圧ＶＣＥ、、が高くなるので定常オン状態でのコレクタ
損失が大きくなるという欠点がある。
場合のスイッチングトランジスタＴ２のコレクターエミ
ッタ電１圧ＶＣＥ２はＶＣＥ２＝ＶＢＥ＋ＶＣＥ、とな
り、通常シングルとして使用し／こ場合に比べてオン電
圧ＶＣＥ、、が高くなるので定常オン状態でのコレクタ
損失が大きくなるという欠点がある。
本発明の目的は前記不都合を解消し、大型のベース駆動
回路を用いることなく効率的にターンオン損失を低下さ
せ、かつ定常状態でのオン損失を増大させないですむ簡
易構成のスイッチングトランジスタのベース駆動方式を
提供することにある。
回路を用いることなく効率的にターンオン損失を低下さ
せ、かつ定常状態でのオン損失を増大させないですむ簡
易構成のスイッチングトランジスタのベース駆動方式を
提供することにある。
この目的は本発明によれば、スイッチングトランジスタ
のコレクターベース間に半導体スイッチング素子を接続
し、該トランジスタのターンオン期間にスイッチング素
子をオンして過渡的な損失を低減し、ターンオン後の定
常・オン期間では該スイッチング素子をオフしてトラン
ジスタをシングル構成とし、定常オン期間での損失を低
減できるようにすることにより、達成される。
のコレクターベース間に半導体スイッチング素子を接続
し、該トランジスタのターンオン期間にスイッチング素
子をオンして過渡的な損失を低減し、ターンオン後の定
常・オン期間では該スイッチング素子をオフしてトラン
ジスタをシングル構成とし、定常オン期間での損失を低
減できるようにすることにより、達成される。
以下、図面について本発明の実施例を詳細に説明する。
第４図は、本発明方式の原理を示し、被ドライビングト
ランジスタである主トランジスタＴ２のコレクタとベー
ス間にスイッチング素子Ｓ、を接続し、主トランジスタ
Ｔ２のターンオン時のみ該スイッチング素子Ｓ１ をオ
ンし、その後の定常オン期間ではスイッチング素子Ｓ、
をオンするようにした。なお、図中、ＢＤは主トランジ
スタＴ２のベース−エミッタ間に接続されるベース駆動
回路で−ある。
ランジスタである主トランジスタＴ２のコレクタとベー
ス間にスイッチング素子Ｓ、を接続し、主トランジスタ
Ｔ２のターンオン時のみ該スイッチング素子Ｓ１ をオ
ンし、その後の定常オン期間ではスイッチング素子Ｓ、
をオンするようにした。なお、図中、ＢＤは主トランジ
スタＴ２のベース−エミッタ間に接続されるベース駆動
回路で−ある。
第、５図は本発明の第１実施例を示す回路図で、前記］
スイッチング素子Ｓ１ としてトランジスタＴ。
スイッチング素子Ｓ１ としてトランジスタＴ。
を用いた。この前段トランジスタＴ１ は主トランジス
タＴ２のターンオン時のみオンするもので、前記ベース
駆動回路ＢＤで駆塾される。
タＴ２のターンオン時のみオンするもので、前記ベース
駆動回路ＢＤで駆塾される。
次に第６図に各部の電流、電圧波形を示すと、０点でト
ランジスタＴ、のベース駆動用電流１１３１を流すと、
Ｔ、が導通し、そのコレクタに電流ｌＣ１が流れる。こ
のとき、同時に主トランジスタＴ２の通常オン状態で必
要な電流ｌＢ２ をベース駆動回路ＢＤから流す。主ト
ランジスタＴ２のベースにはｉ Ｂ３＝ｉｃ、 ＋ｉ
Ｂ、、の電流が流れるが、ｌＣ４の値がＩＢ２ の値の
数倍程度になるようにＩＢ、を選んでおけば、Ｔ２は通
常の数゛・倍のベースドライブ電流が流れることになり
、ターンオン損失を小さくできる。
ランジスタＴ、のベース駆動用電流１１３１を流すと、
Ｔ、が導通し、そのコレクタに電流ｌＣ１が流れる。こ
のとき、同時に主トランジスタＴ２の通常オン状態で必
要な電流ｌＢ２ をベース駆動回路ＢＤから流す。主ト
ランジスタＴ２のベースにはｉ Ｂ３＝ｉｃ、 ＋ｉ
Ｂ、、の電流が流れるが、ｌＣ４の値がＩＢ２ の値の
数倍程度になるようにＩＢ、を選んでおけば、Ｔ２は通
常の数゛・倍のベースドライブ電流が流れることになり
、ターンオン損失を小さくできる。
次に主トランジスタＴ２のコレクターエミッタ電圧ｙｃ
ｇがほとんど定常値になった時点■で、主トランジスタ
Ｔ１に逆ペース電流を流し、］・ランジスタＴ、をオフ
する。この時点での主トランジスタＴ２のベース電流は
ｉＢｓ ＝ ｉ Ｂ２ となシ、トランジスタＴ、がオ
フしているので主トランジスタＴ２はシングル構成とな
シ、Ｔ２のＶＣＥ はダーリントン接続した場合のＶＣ
Ｅに比べ十分小さく、その結果、ダーリントン接続した
場合に比べて定常オン状態での損失は極めて小さいもの
となる。
ｇがほとんど定常値になった時点■で、主トランジスタ
Ｔ１に逆ペース電流を流し、］・ランジスタＴ、をオフ
する。この時点での主トランジスタＴ２のベース電流は
ｉＢｓ ＝ ｉ Ｂ２ となシ、トランジスタＴ、がオ
フしているので主トランジスタＴ２はシングル構成とな
シ、Ｔ２のＶＣＥ はダーリントン接続した場合のＶＣ
Ｅに比べ十分小さく、その結果、ダーリントン接続した
場合に比べて定常オン状態での損失は極めて小さいもの
となる。
なお、 １Ｂ２ はこれをｉｎ、と同時に０点で流すよ
うにせずに、０点で単独に流すようにしてもよい。
うにせずに、０点で単独に流すようにしてもよい。
第７図は本発明の第２実施例を示す回路図で、前記スイ
ッチング素子Ｓ、としてバイポーラトランジスタＴ１の
代シにＦＥＴ （電界効果形トランジスタ）を用いたも
のである。
ッチング素子Ｓ、としてバイポーラトランジスタＴ１の
代シにＦＥＴ （電界効果形トランジスタ）を用いたも
のである。
ダーリントンの前段に通常のバイポーラトランジスタを
用いた場合、ターンオフに時間がかかりオーバードライ
ブの期間が長くなるため、高周波で運転する場合にはベ
ース損失が増大する。−壕だターンオフ時間を短くする
ノζめに前段トランジスタに大きな逆バイアス電流を流
そうとすると、前段トランジスタのベース駆動装置ＢＤ
が大形化する。
用いた場合、ターンオフに時間がかかりオーバードライ
ブの期間が長くなるため、高周波で運転する場合にはベ
ース損失が増大する。−壕だターンオフ時間を短くする
ノζめに前段トランジスタに大きな逆バイアス電流を流
そうとすると、前段トランジスタのベース駆動装置ＢＤ
が大形化する。
かかる場合にこの第７図のように電界効果形トランジス
タＦＥＴＩを使用して前段のスイッチをすばやくオフす
ることもできる。さらに、他の実施例として第８図に示
すように、ダーリントンの前段スイッチＳ、として市１
界効果形トランジスタＦ Ｅ Ｔ、とバイポーラ形トラ
ンジスタＴ１ をＵ 列接続して構成してもよい。
タＦＥＴＩを使用して前段のスイッチをすばやくオフす
ることもできる。さらに、他の実施例として第８図に示
すように、ダーリントンの前段スイッチＳ、として市１
界効果形トランジスタＦ Ｅ Ｔ、とバイポーラ形トラ
ンジスタＴ１ をＵ 列接続して構成してもよい。
一般的に電界効果形トランジスタ（ＦＥＴ）はバイポー
ラトランジスタに比べ高ｌｌ１１圧、大電流のものがな
いので、直接ＦＥＴだけで構成することができない場合
があり、このようにすれに１高耐圧が高速スイッチング
（ターンオフが速い）の前段スイッチが構成できる。
ラトランジスタに比べ高ｌｌ１１圧、大電流のものがな
いので、直接ＦＥＴだけで構成することができない場合
があり、このようにすれに１高耐圧が高速スイッチング
（ターンオフが速い）の前段スイッチが構成できる。
すなわち、トランジスタＴ２がオフ状態の時には常にＦ
ＥＴ］をオン状態にしておき、１−ランジスタＴ、に全
電圧が印加されるようにしておく。
ＥＴ］をオン状態にしておき、１−ランジスタＴ、に全
電圧が印加されるようにしておく。
捷たターンオフ時には、ＦＥＴ］が非常に短いターンオ
フ時間でオフし、この時Ｔ１ にもコレクク電流が流れ
なくなるのでほとんど同時にオフすることができる。
フ時間でオフし、この時Ｔ１ にもコレクク電流が流れ
なくなるのでほとんど同時にオフすることができる。
捷た、第９図に示すようにスイッチング素子Ｓ１として
ゲートターンオフザイリスタＧＴＯ１を使用してもよく
、このＧＴＯＩの代９にＳｌ、Ｔ（静電誘導形ザイリス
タ若しくは静電誘導形トランジスタ）を利用するととも
考えられる。これら第７図〜第９図のいずれの場合も、
ゲート駆動回路ＧＤを備え、このゲート駆動回路ＧＤ及
び前記ベース駆動回路ＢＤはどのよう々構成でもよい。
ゲートターンオフザイリスタＧＴＯ１を使用してもよく
、このＧＴＯＩの代９にＳｌ、Ｔ（静電誘導形ザイリス
タ若しくは静電誘導形トランジスタ）を利用するととも
考えられる。これら第７図〜第９図のいずれの場合も、
ゲート駆動回路ＧＤを備え、このゲート駆動回路ＧＤ及
び前記ベース駆動回路ＢＤはどのよう々構成でもよい。
以上述べたように本発明のスイッチングトランジスタの
ベース駆動方式は、ターンオン時のみ前段のスイッチを
オンしてダーリントン構成とし、定常オン期間ではスイ
ッチをオフしてシングル構成とすることにより、大型の
ベース駆動回路を用いることなく、簡単な回路構成でタ
ーンオン期間の損失を効率的に低減でき、また定常オン
期間の損失も増大させずにすむものである。
ベース駆動方式は、ターンオン時のみ前段のスイッチを
オンしてダーリントン構成とし、定常オン期間ではスイ
ッチをオフしてシングル構成とすることにより、大型の
ベース駆動回路を用いることなく、簡単な回路構成でタ
ーンオン期間の損失を効率的に低減でき、また定常オン
期間の損失も増大させずにすむものである。
第１図はスイッチングトランジスタのベース１駆動でベ
ース電流にオーバードライブれｊなわない場合のトラン
ジスタ各部の波形図、第２図は同上ベース電流にオーバ
ードライブを行なわない場合のトランジスタ各部の波形
図、第３図は従来のベース駆動回路を示す回路図、第４
図は本発明方式の原理を示す説明図、第５図、第７図、
第８図、第９図はそれぞれ本発明方式の実施例を示す回
路図、第６図は第５図の回路の各部動作波形図である。 Ｔ４、Ｔ２ ・トランジスタ、 Ｓｌ ・・スイッチング素子、 ＦＥＴ］・・・電界効果形トランジスタ、ＧＴＯｌ −
ゲートターンオフザイリスク、ＢＤ・・ベース駆動回路
、 ＧＤ・・ゲート駆動回路。 出願人 富士電機製造株式会社 第１図 Ａ′−人電心ｉｓ □ 第２図 ＣＥ コレクタ参喧１日（□ 第５図 第４図 第６図 ！Ｂ１： ｂ 第７図 第８図
ース電流にオーバードライブれｊなわない場合のトラン
ジスタ各部の波形図、第２図は同上ベース電流にオーバ
ードライブを行なわない場合のトランジスタ各部の波形
図、第３図は従来のベース駆動回路を示す回路図、第４
図は本発明方式の原理を示す説明図、第５図、第７図、
第８図、第９図はそれぞれ本発明方式の実施例を示す回
路図、第６図は第５図の回路の各部動作波形図である。 Ｔ４、Ｔ２ ・トランジスタ、 Ｓｌ ・・スイッチング素子、 ＦＥＴ］・・・電界効果形トランジスタ、ＧＴＯｌ −
ゲートターンオフザイリスク、ＢＤ・・ベース駆動回路
、 ＧＤ・・ゲート駆動回路。 出願人 富士電機製造株式会社 第１図 Ａ′−人電心ｉｓ □ 第２図 ＣＥ コレクタ参喧１日（□ 第５図 第４図 第６図 ！Ｂ１： ｂ 第７図 第８図
Claims (1)
- スイッチングトランジスタのコレクターベース間に半導
体スイッチング素子を接続し、該トランジスタのターン
オン期間にスイッチング素子をオンして過渡的な損失を
低減し、ターンオン後の定常オン期間では該スイッチン
グ素子をオフしてトランジスタをシングル構成とし、定
常オン期間での１μ失を低減できるようにしたことを特
徴とするスイッチングトランジスタのベース駆動方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24847783A JPS60141013A (ja) | 1983-12-28 | 1983-12-28 | スイツチングトランジスタのベ−ス駆動方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24847783A JPS60141013A (ja) | 1983-12-28 | 1983-12-28 | スイツチングトランジスタのベ−ス駆動方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60141013A true JPS60141013A (ja) | 1985-07-26 |
Family
ID=17178727
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24847783A Pending JPS60141013A (ja) | 1983-12-28 | 1983-12-28 | スイツチングトランジスタのベ−ス駆動方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60141013A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0220917A (ja) * | 1988-02-16 | 1990-01-24 | Texas Instr Inc <Ti> | ＢｉＣＭＯＳによるドライバ回路 |
-
1983
- 1983-12-28 JP JP24847783A patent/JPS60141013A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0220917A (ja) * | 1988-02-16 | 1990-01-24 | Texas Instr Inc <Ti> | ＢｉＣＭＯＳによるドライバ回路 |
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