JPS60142563A - 半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は、サージ耐量を増加させるために降伏電圧を下
げたバイポーラ型の半導体装置に関する。

バイポーラ型の集積回路（以下、ＩＣと呼ぶ。）では、
エピタキシャル成長１Ｍとアイソレーション領域との間
の耐圧が高い（破壊し易い降伏電圧が１００〜１５０ｖ
と高いものが多い。）ため、この部分にサージが加わる
と、容易に破壊する。しかし、設計上はこの耐圧となる
ようにエピタキシャル成長層の抵抗が選ばれるので改良
が困難である。

例えば、ラテラル・バーチカル型のｐｎｐトランジスタ
でコレクタ接地型のものは、そのラテラル・トランジス
タのベース領域にエピタキシャル成長層を使用し、コレ
クタをアイソレーション領域と同電位としているために
、サージ電圧によって、そのベース・コレクタ間（即ち
、エビタギシャル層とアイソレーション領域との界面）
のｐｎ接合部分が焼損することが多い。

ところで、ここでＩＣにおけるダイオード（ｐｎ接合部
）のサージ耐量について考えてみる。第１図Ｔａｌばそ
の試験回路を示すもので、電圧■の電源によりコンデン
サＣ（２００ＰＩ？　）をその電圧■まで充電し、この
後スイッチＳＷを破線側に切り換え、て、このコンデン
サＣの電圧Ｖを試験用のダイオードＤに印加すると、第
１図（ｂｌに示す等ｊ曲回路となり、電流Ｉが流れる。

ＶＲはダイオードの降伏電圧、ｒは内部抵抗である。ダ
イオードＤに加わるパワーＷは（Ｗ＝Ｉ−ＶＲであるか
ら）、ｗ＝　（（１／ｒ）　（Ｖ−ＶＲ）（１−ｅ−詐
））ＶＲ・・・ｉｌｌ となるが、簡単のため電流波形をデルタ関数的に近似し
て、 Ｗ−（１／　ｒ）　（Ｖ　ＶＲ）　ＶＲ・Ａ　−（２１
としてみる。

パワーＷが、ある形状のダイオードがサージ破壊するエ
ネルギーであるとすると、このパワーＷを固定して、電
圧■とＶＲとの関係を調べてみる。

（２）式から、 （’／　ＶＲ）　ＶＲ＝　ｒ−Ｗ／　Ａ＝−＝Ｂ　・・
・（３） としてＢを見掛は上のパワーとすると、Ｖ＝Ｖ、＋Ｂ／
Ｖ、　・・・（４） である。そこで、この（４）式をグラフで表すと、第２
図に示すようｔこなる。そして、（４）式の両辺をｖＲ
で微分すると、 ｄＶ／ｃｌｖＲ−１−Ｂ／ＶＲ”　・＋５３となる。よ
って、 Ｖ、＝屈　・・・（６） のときが電圧■が最小値となる。そして、この（６）式
を（４）式に代入すれば、この最小値の時の電圧■が判
明する。この電圧■は、 ■−２Ａ　・・・（７） であり、また、 Ｖ＝２ＶＲ・・・（８） である。

即ち、コンデンサＣの容量、内部抵抗ｒ、及びダイオー
ドＤに印加するパワーＷを一定とすると、つまり見掛は
上のパワーＢを一定とすると、電圧Ｖ（サージ耐圧）は
、降伏電圧■Ｒの２倍のときが最小ということになり、
このときの降伏電圧■Ｒ＝Ａである。この降伏電圧■、
Ｒが４よりも小さくても或いは大きくてもサージ耐圧は
大きくなる。

これば、降伏電圧Ｖａ’ｌ）’大きくなれば、ダイオー
ドに流れる電流が減少し、一方その降伏電圧Ｖ。

が小さくなれば、ダイオードにかかる電圧が小さくなる
のでダイオードに消費されるパワーが小さくなるからと
解釈できる（第３図）。

以上から明らかなように、形状が一定ならば、可能な範
囲でｐｎ接合部の降伏電圧ｖＲを小さくすることがサー
ジ耐量を上げることになる。

本発明は、以上のような点に鑑みてなされたもので、そ
の目的は、上記理論に沿って降伏電圧を小さくし、これ
によりサージ耐量を向上させた半導体装置を提供するこ
とである。

以下、本発明の実施例について説明する。第４図はその
一実施例を示すコレクタ接地型のラテラル・トランジス
タの構造を示すものである。ｌばｐ型の低濃度のサブス
トレート、２ばそのサブストレート１の上面に形成した
ｎ型の低濃度のエピタキシャル成長層で成るベース領域
、３はｐ型の高濃度のアイソレーション領域であり、コ
レクタ領域の場合であるのでコレクタ領域として働く。

４ばｐ型の高濃度のエミッタ領域、５ばｎ型の高濃度の
ベース取出領域である。また、６は絶縁保護被膜、７ば
エミッタ電極、８はベース電極、９はアイソレーション
領域を接地電位にするための接地電極である。

以上は通常のコレクタ接地型のラテラル・トランジスタ
の構造であり、この構造では前記したように、ベース領
域２とアイソレーション領域３との間のｐｎ接合部の降
伏電圧が高いので、サージに対して弱いという問題があ
った。

本実施例では、上記構造に加えて、更にベース取出領域
５の下方におけるベース領域２とサブストレート１との
界面に、ｎ型の高濃度の埋込領域ＩＯを形成し、その埋
込領域１０の一部がアイソレーション領域３に接するよ
うに配置し、これによりｐｎ接合部を構成している。

従って、この構造によれば、埋込領域ｌＯが高濃度であ
るので、そこにおける同様に高濃度のアイソレーション
領域３との間のｐｎ接合の降伏電圧は低くなる。

なお、上記埋込領域１０の形成方法は、サブストレート
１の上面からｎ型の高濃度の不純物の拡散或いはイオン
打込により形成する。エピタキシャル成長層２はこの後
にエピタキシャル成長により形成する。他の領域は不純
物拡＋ｌ＆或いはイオン打込により従来と同様に形成す
る。

第５図は別の実施例を示すもので、アイソレーション領
域３の下部に接して同様の高濃度のｐ型の埋込領域３ａ
を形成して、これをアイツレジョン領域３の一部とし、
この埋込領域３ａに埋込領域１０を接するように形成し
たものである。

この例でも、上記実施例と同様に高濃度のｐｎ接合部が
形成され、その部分の降伏電圧が低くなる。

以上のように、エピタキシャル成長層２とアイソレーシ
ョン領域３との間の高い降伏電圧のｐｎ接合部分に並列
に、低い降伏電圧のｐｎ接合部が接続されるようになる
ので、そのエピタキシャル成長層２とアイソレーション
領域３との間の降伏電圧を下げることができるようにな
り、よってその部分のサージ耐量を増加することができ
る。

以上から本発明によれば、サージ耐量が増加し、コレク
タ接地のｐｎｐラテラル・トランジスタを具備するＩＣ
に好適である。

【図面の簡単な説明】

第１図＋ａｌはダイオードのサージ耐量の試験回路図、
（ｂ）は電圧印加時の等価回路図、第２図は降伏電圧と
サージ耐圧との関係を示す特性図、第３図は降伏電圧と
パワーの関係を示す特性図、第４図は本発明の一実施例
の半導体装置の断面図、第５図は別の実施例の半導体装
置の断面図である。 １・・・サブストレート、２・・・ベースｆｆ４域（エ
ピタキシャル成長層）、３・・・アイソレーション領域
（コレクタ領域）、３ａ・・・埋込領域、４・・・エミ
ッタ領域、５・・・ベース取出領域、６・・・絶縁保護
被膜、７・・・エミッタ電極、８・・・ベース電極、９
・・・接地電極、１０・・・埋込領域。 特許出願人　新日本無線株式会社 代　理　人　弁理士　長尾當明 第１　図 （ａ）　（ｂ） 第４図 第５図

Claims (1)

【特許請求の範囲】
1. （１）、第一導電型の低濃度のザブストレートの上面に
   該第−導電型と反対の第二導電型の低濃度のエピタキシ
   ャル成長層を形成し、該エピタキシャル成長層の上面か
   ら一ト方に向けて第二導電型の高濃度の取出領域を形成
   し、且つ上記エピタキシャル成長層の上面から上記ザブ
   ストレートにかげて第一導電型の高濃度のアイソレーシ
   ョン領域を形成した半導体装置において、 上記取出領域の下方における上記エピタキシャル成長層
   と上記サブストレートとの界面に第二導電型の高濃度の
   埋込領域を上記アイソレーション領域に接して形成し、
   上記埋込領域と上記アイソレーション領域とにより降伏
   電圧の低いｐｎ接合部を形成したことを特徴とする半導
   体装置。