JPS60142566A - 絶縁ゲ−ト薄膜トランジスタ及びその製造方法 - Google Patents
絶縁ゲ−ト薄膜トランジスタ及びその製造方法Info
- Publication number
- JPS60142566A JPS60142566A JP58250090A JP25009083A JPS60142566A JP S60142566 A JPS60142566 A JP S60142566A JP 58250090 A JP58250090 A JP 58250090A JP 25009083 A JP25009083 A JP 25009083A JP S60142566 A JPS60142566 A JP S60142566A
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- film
- thin film
- film transistor
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- insulated gate
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- Pending
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/67—Thin-film transistors [TFT]
- H10D30/674—Thin-film transistors [TFT] characterised by the active materials
- H10D30/6741—Group IV materials, e.g. germanium or silicon carbide
- H10D30/6748—Group IV materials, e.g. germanium or silicon carbide having a multilayer structure or superlattice structure
Landscapes
- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（１）発明の技術分野
本発明は、背面露光に好適し、素子の特性が向上した絶
縁ゲート薄膜トランジスタとその製造方法に関する。
縁ゲート薄膜トランジスタとその製造方法に関する。
（２）発明の背景
絶縁ゲート薄膜トランジスタは、絶縁基板上にゲート電
極、絶縁ゲート層、半導体層、ソース・ドレイン電極を
債催して構成される。この絶縁ゲート薄膜トランジスタ
は１例えば液晶表示パネルの画素毎にスイッチング素子
として用いられるが。
極、絶縁ゲート層、半導体層、ソース・ドレイン電極を
債催して構成される。この絶縁ゲート薄膜トランジスタ
は１例えば液晶表示パネルの画素毎にスイッチング素子
として用いられるが。
例えばＡ４サイズの液晶表示パネルを構成する場合、一
画素は２００μ９程度となり、これに伴い１個の薄膜ト
ランジスタのサイズも小形化する必要がある。この薄膜
トランジスタは、液晶表示パネルに用いられる場合、透
過光のシールドとなる虞れがあるから小形化の要請は増
加する。
画素は２００μ９程度となり、これに伴い１個の薄膜ト
ランジスタのサイズも小形化する必要がある。この薄膜
トランジスタは、液晶表示パネルに用いられる場合、透
過光のシールドとなる虞れがあるから小形化の要請は増
加する。
（３）従来技術と問題点
従来の絶縁ゲート薄膜トランジスタには半導体層をａ−
３ｉ（アモルファスシリコン）によって形成するものが
あった。しかしながら、この種の薄膜トランジスタは画
素の面積が小となる領域ではオフ電流が十分に低くない
という欠点があった。
３ｉ（アモルファスシリコン）によって形成するものが
あった。しかしながら、この種の薄膜トランジスタは画
素の面積が小となる領域ではオフ電流が十分に低くない
という欠点があった。
また、薄膜トランジスタを高精度かつ大面積にてバター
ニングするため、絶縁基板の背面からの露光によりセル
フアライメントによって薄膜トランジスタを製造する際
には、レジストの感光波長域（６００ｎｍ以下）ではａ
−３ｉの光吸収が大であるため、十分な露光を行なうた
めにはａ−３ｉの半導体層を１０００Å以下に薄くしな
ければならず。
ニングするため、絶縁基板の背面からの露光によりセル
フアライメントによって薄膜トランジスタを製造する際
には、レジストの感光波長域（６００ｎｍ以下）ではａ
−３ｉの光吸収が大であるため、十分な露光を行なうた
めにはａ−３ｉの半導体層を１０００Å以下に薄くしな
ければならず。
このため薄膜トランジスタの闇値電圧が不安定になる等
のトランジスク特性の劣化を招き、さらにａ−３ｉを介
して露光するためには、露光時間を通電の１００倍程度
にしなければならないという問題があった。
のトランジスク特性の劣化を招き、さらにａ−３ｉを介
して露光するためには、露光時間を通電の１００倍程度
にしなければならないという問題があった。
（４）発明の目的
本発明は、半導体層のａ−５ｉ膜の一部または全部をａ
−３ｉｘＣ＋−ｘ：Ｈ（水素を含んだアモルファスシリ
コンと炭素の合金）におきかえることにより、オフ電流
を低減できるとともに、闇値電圧等の半導体の素子特性
が安定し、かつ製造時において露光時間を短縮できる絶
縁ゲート薄膜トランジスタとその製造方法を提供するこ
とを目的とする。
−３ｉｘＣ＋−ｘ：Ｈ（水素を含んだアモルファスシリ
コンと炭素の合金）におきかえることにより、オフ電流
を低減できるとともに、闇値電圧等の半導体の素子特性
が安定し、かつ製造時において露光時間を短縮できる絶
縁ゲート薄膜トランジスタとその製造方法を提供するこ
とを目的とする。
（５）発明の構成
そして上記目的は本発明によれば、絶縁基板上にソース
、ドレイン電極、半導体層、ゲート絶縁層、ゲート電極
を積層してなり、前記半導体層がａ−３ｉｘＣ＋−ｘ：
Ｈよりなることを特徴とする絶縁ゲートＦ４？膜トラン
ジスタを提供することによって達成される。
、ドレイン電極、半導体層、ゲート絶縁層、ゲート電極
を積層してなり、前記半導体層がａ−３ｉｘＣ＋−ｘ：
Ｈよりなることを特徴とする絶縁ゲートＦ４？膜トラン
ジスタを提供することによって達成される。
即ち５本発明の薄膜トランジスタは半導体層に用いられ
るａ−３ｉｘＣ＋−ｘ：Ｈはａ−３ｉに比べて、導電率
が低いので、オフ電流を低減でき。
るａ−３ｉｘＣ＋−ｘ：Ｈはａ−３ｉに比べて、導電率
が低いので、オフ電流を低減でき。
レジスト感光波長付近の光吸収が少ないので、半導体層
を厚くできるから素子特性が安定しかつ製造の露光時間
も短縮できるのである。。
を厚くできるから素子特性が安定しかつ製造の露光時間
も短縮できるのである。。
（６）発明の実施例
以下１図面を参照して１本発明の一実施例を説明する。
第１図において２例えば、ガラス基板１よりなる透明な
絶縁基板上にゲート金属として１例えば。
絶縁基板上にゲート金属として１例えば。
ＮｉＣｒ にッケルクロム）パターンを７００への厚さ
に形成し、ゲート電極２とする（ａ図）。
に形成し、ゲート電極２とする（ａ図）。
次にプラズマＣＶＤ法によりゲート絶縁層となる３ｉ３
Ｎ４ （窒化シリコン）膜３あるいは５ｉ０２（酸化シ
リコン）膜を３０００人の厚さに形成し。
Ｎ４ （窒化シリコン）膜３あるいは５ｉ０２（酸化シ
リコン）膜を３０００人の厚さに形成し。
これに接してその上にａ−３ｔ：Ｈ（水素を含んだアモ
ルファスシリコン）膜４を１００人程度の厚さに形成し
、その上に、ａ−３ｉｘＣ＋−ｘ：Ｈ１１央５を３００
０〜５０００人の厚さに順次真空中にて成膜する（ｂ図
）。ここでａ −Ｓ ｉ ： Ｉ−１膜４及びａ−３ｉ
ｘ Ｃ＋ −ｘ ： Ｈ膜５ば半導体活性層を構成す
る。次に、ポジ型のフォトレジスト６を１．５μｍ厚に
塗布し、ガラス基板１の背面より、〜６０００人（２ｅ
ｖ）以下の波長の光にて露光する（０図）。
ルファスシリコン）膜４を１００人程度の厚さに形成し
、その上に、ａ−３ｉｘＣ＋−ｘ：Ｈ１１央５を３００
０〜５０００人の厚さに順次真空中にて成膜する（ｂ図
）。ここでａ −Ｓ ｉ ： Ｉ−１膜４及びａ−３ｉ
ｘ Ｃ＋ −ｘ ： Ｈ膜５ば半導体活性層を構成す
る。次に、ポジ型のフォトレジスト６を１．５μｍ厚に
塗布し、ガラス基板１の背面より、〜６０００人（２ｅ
ｖ）以下の波長の光にて露光する（０図）。
次にフォトレジストを現像し、セルフアライメントプロ
セスによって、ゲート電極２に対応するフォトレジスト
６のみを残し、他の部分のレジストを除去する。表面に
リンがドープされたｎ ａ −３ｉｘＣ＋−ｘｌＱ７を
１００〜５００人厚に形成し。
セスによって、ゲート電極２に対応するフォトレジスト
６のみを残し、他の部分のレジストを除去する。表面に
リンがドープされたｎ ａ −３ｉｘＣ＋−ｘｌＱ７を
１００〜５００人厚に形成し。
その上にＮｉＣｒよりなるソース・ドレイン電極８を成
膜する（ｄ図）。そして、リフトオフ工程によって例え
ばアセＩ・ンによりフォトレジスト６を除去し、ソース
・ドレイン電極８のパターニングを行なって、絶縁ゲー
ト薄膜トランジスタを形成する（ｅ図）。
膜する（ｄ図）。そして、リフトオフ工程によって例え
ばアセＩ・ンによりフォトレジスト６を除去し、ソース
・ドレイン電極８のパターニングを行なって、絶縁ゲー
ト薄膜トランジスタを形成する（ｅ図）。
上述の工程によって製造された本発明の絶縁ゲート薄膜
トランジスタでは、ａ−３ｉ：Ｈ膜４の上にａ−３ｉ
ｘＣ’＋−ｘ ： Ｈ賎５を形成し、ａ−３ｉｘＣ＋−
ｘ：Ｈ膜の組成比をｘ＝ｏからＯ〈Ｘく１の範囲へと階
段状に変化させているのでオプチイ力ルギャソプＥ６Ｐ
が１．６ｅＶから２゜５ｅＶへと高エネルギー側にシフ
トする。 このため、ａ−３ｉ ：Ｈ膜だけで半導体活
性層を形成した場合に比べて半導体活性層を厚くしても
容易に露光が行なえる。即ち光透過率が悪いａ−８ｉ：
Ｈ膜４を薄＜シ、光透過率の良いａ−３ｉｘＣ＋−ｘ；
Ｈ膜５を厚く形成したからである。半導体活性層の膜厚
が厚いので闇値電圧等の素子特性を安定化し。
トランジスタでは、ａ−３ｉ：Ｈ膜４の上にａ−３ｉ
ｘＣ’＋−ｘ ： Ｈ賎５を形成し、ａ−３ｉｘＣ＋−
ｘ：Ｈ膜の組成比をｘ＝ｏからＯ〈Ｘく１の範囲へと階
段状に変化させているのでオプチイ力ルギャソプＥ６Ｐ
が１．６ｅＶから２゜５ｅＶへと高エネルギー側にシフ
トする。 このため、ａ−３ｉ ：Ｈ膜だけで半導体活
性層を形成した場合に比べて半導体活性層を厚くしても
容易に露光が行なえる。即ち光透過率が悪いａ−８ｉ：
Ｈ膜４を薄＜シ、光透過率の良いａ−３ｉｘＣ＋−ｘ；
Ｈ膜５を厚く形成したからである。半導体活性層の膜厚
が厚いので闇値電圧等の素子特性を安定化し。
ａ−Ｓｉ：Ｈ膜４が薄いのでガラス基板ｌの背面から半
導体活性層を介してレジストを露光することに適し、か
つ導電率の低いａ−３ｉｘＣ＋−ｘ：Ｈ膜５が素子の表
面近くに厚く形成されているので９表面の電荷が薄膜ト
ランジスタ素子内部に移動しオフ電流を流すことをブロ
ックできる。
導体活性層を介してレジストを露光することに適し、か
つ導電率の低いａ−３ｉｘＣ＋−ｘ：Ｈ膜５が素子の表
面近くに厚く形成されているので９表面の電荷が薄膜ト
ランジスタ素子内部に移動しオフ電流を流すことをブロ
ックできる。
第２図は１本発明の薄膜トランジスタの他の製造プロセ
スを示すもので、このプロセスでは各層を成膜してい（
順序が、第１図の実施例と逆となるだけで、各層を形成
する材質及び厚さ等の形成条件は同様であるから対応す
る層には第１の実施例と同一番号を付し詳細な説明は省
略する。 まず、ガラス基板１上にソース・ドレイン電
極８を形成し、その上にｎ” ａ−３ｉｘＣ＋−ｘ：Ｈ
膜７を形成し、（ａ図）、−その上にａ−３ｔｘＣ＋−
ｘ ： Ｈ膜５．ａ−３ｉｘ：Ｈ膜４．ゲート絶縁１＊
３の順に形成する（ｂ図）。 次にポジレジスト６を塗
布し、ガラス基板１の背面より露光しく０図）、ソース
・ドレイン電極８においてゲート電極２に応対して切欠
かれ部分に関してセルフアライメントによって現像し、
ゲート電極２を形成しくｄ図）、そのゲート電極２以外
の部分のレジスト６をリーフトオフして２本発明の薄膜
トランジスタを形成する（ｅ図）。 第２図に示した実
施例も、第１図に示した実施例と同様に動作する。
スを示すもので、このプロセスでは各層を成膜してい（
順序が、第１図の実施例と逆となるだけで、各層を形成
する材質及び厚さ等の形成条件は同様であるから対応す
る層には第１の実施例と同一番号を付し詳細な説明は省
略する。 まず、ガラス基板１上にソース・ドレイン電
極８を形成し、その上にｎ” ａ−３ｉｘＣ＋−ｘ：Ｈ
膜７を形成し、（ａ図）、−その上にａ−３ｔｘＣ＋−
ｘ ： Ｈ膜５．ａ−３ｉｘ：Ｈ膜４．ゲート絶縁１＊
３の順に形成する（ｂ図）。 次にポジレジスト６を塗
布し、ガラス基板１の背面より露光しく０図）、ソース
・ドレイン電極８においてゲート電極２に応対して切欠
かれ部分に関してセルフアライメントによって現像し、
ゲート電極２を形成しくｄ図）、そのゲート電極２以外
の部分のレジスト６をリーフトオフして２本発明の薄膜
トランジスタを形成する（ｅ図）。 第２図に示した実
施例も、第１図に示した実施例と同様に動作する。
上記第１．第２の実施例において、ａ−３ｉｘＣＩ−ｘ
：Ｈ膜５の膜抵抗がａ−３ｔ：Ｈ膜４よりも高いため、
ソース・ドレイン電極８付近の膜厚方向の抵抗のため薄
膜トランジスタのオン電流も低下してしまうことがある
。この場合には、ａ−３ｉ’ｘｃ ＋ −ｘ ： Ｈ膜
５にリンやポロンの如き不純物を適量ドープすれば、か
かるオン電流の低下を防止できる。この際、ａ−３ｉｘ
Ｃ＋−ｘ：■（膜５のオプティカルギャップがａ−３ｔ
膜４よりも大きいという本発明の特徴は、失われないか
ら、第１．第２の実施例と同様の効果を奏することがで
きる。
：Ｈ膜５の膜抵抗がａ−３ｔ：Ｈ膜４よりも高いため、
ソース・ドレイン電極８付近の膜厚方向の抵抗のため薄
膜トランジスタのオン電流も低下してしまうことがある
。この場合には、ａ−３ｉ’ｘｃ ＋ −ｘ ： Ｈ膜
５にリンやポロンの如き不純物を適量ドープすれば、か
かるオン電流の低下を防止できる。この際、ａ−３ｉｘ
Ｃ＋−ｘ：■（膜５のオプティカルギャップがａ−３ｔ
膜４よりも大きいという本発明の特徴は、失われないか
ら、第１．第２の実施例と同様の効果を奏することがで
きる。
（７）発明の効果
本発明によれば、オフ電流を低減できかつ、裏面露光の
際半導体層を透過してフォトレジストに到達する光量を
増加でき、従って露光時間を１／２０〜１／３０に短縮
でき、さらに、半導体層を厚く形成して闇値電圧等の素
子の特性の安定化した絶縁ゲートトランジスタを提供で
きる。
際半導体層を透過してフォトレジストに到達する光量を
増加でき、従って露光時間を１／２０〜１／３０に短縮
でき、さらに、半導体層を厚く形成して闇値電圧等の素
子の特性の安定化した絶縁ゲートトランジスタを提供で
きる。
第１図は本発明の絶縁デーｌ−薄膜トランジスタの製造
工程の一実施例を示す断面図、第２図は本発明の製造工
程の他の実施例を示す断面図である。 １・・・ガラス基板 ２・・・ゲート電極 ３・・・ゲ
ート絶縁膜 ４・−ａ−３ｔ：Ｈ膜 ５・−・ａ−３ｔｘＣ＋−ｘ：Ｈ膜 ６・・・フォトレジスト ７・・・ ｎ”ａ−３ｉｘＣ＋−ｘ：Ｈ膜 ８・・・ソース・ｌ”レイン電極 第１図 ｉ 光 第２因 露 光
工程の一実施例を示す断面図、第２図は本発明の製造工
程の他の実施例を示す断面図である。 １・・・ガラス基板 ２・・・ゲート電極 ３・・・ゲ
ート絶縁膜 ４・−ａ−３ｔ：Ｈ膜 ５・−・ａ−３ｔｘＣ＋−ｘ：Ｈ膜 ６・・・フォトレジスト ７・・・ ｎ”ａ−３ｉｘＣ＋−ｘ：Ｈ膜 ８・・・ソース・ｌ”レイン電極 第１図 ｉ 光 第２因 露 光
Claims (4)
- （１） 絶縁基板上にソース、ドレイン電極、半導体層
、ゲート絶縁層、ゲート電極を積層してなり、前記半導
体層がａ−３ｉｘＣ＋−ｘ：Ｈよりなることを特徴とす
る絶縁ゲート薄膜トランジスタ。 - （２） 前記半導体層を構成するａ−３ｉｘ、Ｃ＋−ｘ
： ＩＩのうちデーｌ−絶縁層に接する部分のＸの値
をＸ＝１とし、ゲート絶縁層から離れた部分を０＜Ｘ＜
１の範囲とすることによりＸの値を階段状に変化させた
ことを特徴とする特許請求の範囲第１項記載の絶縁ゲー
ト薄膜トランジスタ。 - （３） 前記半導体層に不純物をドープしたことを特徴
とする特許請求の範囲第１項記載の絶縁ゲート薄膜トラ
ンジスタ。 - （４） 絶縁基板上にソース、ドレイン電極、ａ−３ｉ
ｘＣ＋−ｘ：ＩＩからなる半導体層、ゲート絶縁層、ゲ
ート電極を、前記絶縁基板の裏面より露光してセルフア
ライメントによって形成することを特徴とする絶縁ゲー
ト薄膜トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58250090A JPS60142566A (ja) | 1983-12-28 | 1983-12-28 | 絶縁ゲ−ト薄膜トランジスタ及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58250090A JPS60142566A (ja) | 1983-12-28 | 1983-12-28 | 絶縁ゲ−ト薄膜トランジスタ及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60142566A true JPS60142566A (ja) | 1985-07-27 |
Family
ID=17202661
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58250090A Pending JPS60142566A (ja) | 1983-12-28 | 1983-12-28 | 絶縁ゲ−ト薄膜トランジスタ及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60142566A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6230376A (ja) * | 1985-07-31 | 1987-02-09 | Fujitsu Ltd | 薄膜トランジスタの製造方法 |
| FR2601801A1 (fr) * | 1986-07-16 | 1988-01-22 | Morin Francois | Ecran d'affichage a matrice active utilisant du carbure de silicium amorphe hydrogene et procede de fabrication de cet ecran |
| JPS6341077A (ja) * | 1986-08-06 | 1988-02-22 | Nippon Sheet Glass Co Ltd | 薄膜トランジスタの製造方法 |
| JPH01115162A (ja) * | 1987-10-29 | 1989-05-08 | Matsushita Electric Ind Co Ltd | 薄膜トランジスタ及びその製造方法 |
| JPH02275672A (ja) * | 1989-03-30 | 1990-11-09 | Nippon Steel Corp | 薄膜トランジスター |
-
1983
- 1983-12-28 JP JP58250090A patent/JPS60142566A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6230376A (ja) * | 1985-07-31 | 1987-02-09 | Fujitsu Ltd | 薄膜トランジスタの製造方法 |
| FR2601801A1 (fr) * | 1986-07-16 | 1988-01-22 | Morin Francois | Ecran d'affichage a matrice active utilisant du carbure de silicium amorphe hydrogene et procede de fabrication de cet ecran |
| JPS6341077A (ja) * | 1986-08-06 | 1988-02-22 | Nippon Sheet Glass Co Ltd | 薄膜トランジスタの製造方法 |
| JPH01115162A (ja) * | 1987-10-29 | 1989-05-08 | Matsushita Electric Ind Co Ltd | 薄膜トランジスタ及びその製造方法 |
| JPH02275672A (ja) * | 1989-03-30 | 1990-11-09 | Nippon Steel Corp | 薄膜トランジスター |
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