JPS6014339A - 情報処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 技術分野 本発明は、スタック式メモリ管理機能を備えた情報処理
装置に関するものである。

従来技術 従来より一般にスタック式メモリ管理機能を備えた情報
処理装置はスタックレジスタあるいはスタックポインタ
と呼ばれる専用レジスタと、ＰＵＳＨ、ＦＵＬＬと呼ば
れるスタックポインタの制御命令を備えている。

ＰＵＳＨ，ＦＵＬＬ命令は、一般に次の様にその実行内
容が定義されて使われている。

ＰＵＳＨ：スタックレジスタの内容が示すメモリアドレ
スへアキュムレータの内容を書き込み、その後スタック
レジスタの内容を１カウントダウンする。

Ｐ　Ｕ　Ｌ　Ｔ、　ニスタックレジスタの内容を１カウ
ントアツプして後、その内容が示すメモリアトｌ／スの
内容をアキュムレータへ読み出す。

この様な情報処理装置で実際に−上述命令を使用した従
来のプログラム例をあげると第１図のようになる。この
プログラムはメモリのＡ番地の内容を・Ｉｌｉ、、メモ
リの別の番地に退避させ１次にメモリのＡ番地を他のｌ
」的に従って使用し、後に必要になった時にＡ番地にも
との内容を復帰させる処理ｒ〜順を示す。

ここでＬＤおよびＳＴ命令の実行内容は次の様に定義さ
れている。

ＬＤ　Ａ：Ａで指）ｊ：′したメモリアトｌ／スの内容
をアキコー）ｘ　＋／−りにシ売み出す。

ＳＴ　Ａ：アキュムレータの内容をＡで指定したメモリ
アト１／スヘ１社き込む。

また、スタックレジスタにはＢ（メモリアドレス）か格
納されているものとする。

まず第１図の１で示されるプログラムを実行すると、命
令ｒＬＤＡＪの実行でメモリＡ番地の内容がアキュ１、
レークに読み出され、次に命令ｒ　Ｐ　Ｕ　Ｓ　ＨＪの
実行でアキュムレータの内容かメモリのＢ番地に記憶さ
れ、かつスタックレジスタの内容がＢ−１になる。次に
２で示されるプログラム中には命令ｒＳＴ　ＡＪの実行
が含まれており、ここでＡ番地の内容が以前のものから
変化することになる。次に３で示すプログラムを実行す
ると、命令ｒ　Ｐ　Ｕ　Ｌ　Ｌ　Ｊの実行でスタックレ
ジスタの内容が１カウントアツプされメモリＢ番地に格
納されている内容をアキュムレータに読み出し次に命仝
ｒｓＴ　ＡＪの実行でアキコームｌ／−夕の内容を＋’
ＴひメモリＡ番地に戻す。この状態でスタックレジスタ
の内容はＢに戻り、メモリＡ番地の内容は前記１のプロ
グラムを実行したときの状態に復帰している。

第２図には従来のもう１つのプログラム例のフローチャ
ートを示す。ここにはあるｉ！１！続番地のメモリ内容
を別の連続した番地に転送するための一連の処理手順が
示されている。第２図の命令のステップを追っての訂細
な説明は第１図で説明した内容から容易に理解できるの
で省略するが、ここで工はインデックスレジスタ、「■
−〇」はインデックス［／シフタに０をセットすること
、ｒＡ＋Ｉ」はメモリアドレスＡにインデックスレジス
タエの内容を加えたものを実際のメモリアドレスとして
使用すること、ｒＩ−ｎ？ＪはインデックスレジスタＩ
の内容がｎか否かの判別を行うことを夫々示す。従って
４で示されるプログラムの実行により、メモリのＡ番地
から始まってＡ＋ｎ−１番地までのメモリ内容をＢ番地
からＢ＋ｎ−１番地に転送している。次に５で示される
プログラムの実行により、メモリのＡ番地からＡ＋ｎ−
１番地までの内容をアキュムレータの内容で書き換えて
いる。このように第１図および第２図のプログラム例は
処理の中間データの一時退避、あるいはファイルデー夕
の転送等、実際によく使用される一連の処理を従来の装
置がＬＤ、ＳＴ、ＰＵＬＴ−、Ｐ　Ｕ　Ｓ　Ｈの命令の
組合せで実行する処理手順を示したものである。従って
プログラムのステップ数をこれ以」−短縮して処理速度
をあげたり、処理手順を簡略化してプログラムの煩雑さ
を回避するためには大きな障害となっていた。

［−１的 本発明は上述した従来技術の欠点を除去できるスタック
式メモリ管理機能をもった情報処理装置を提供すること
をＩｉ的とする。

実施例 以下図面に従って本発明の一実施例を詳細に説明する。

第３図は本発明に係る一実施例のマイクロコンピュータ
のプロセッサ部構成を示すブロック図である。図におい
て、１０は内部のデータバス、斜線の２２はアトＩ／ス
パスである。１１はメモリでアドレスバス２２を介して
与えられるアドレスにデータ／ヘス１０を介してデータ
を読み書き可能に構成されている。なおメモリ１１に格
納されている情報はプログラムコードと各種データであ
る。

１６はアキュムレータ、１７は算術論理演算回路、１４
は命令ｌ／ジシフ、１５は命令レジスタのコードをデコ
ードする命令デコーダ、１９はデコードされた出力に従
って各種制御の信号の組を伝達する制御パス、】８は命
令実行の主制御を掌る主制御回路、２３は主制御回路か
ら出力される制御タイミング信号、ゲート信号等を伝達
する制御線、２０はプログラムの進行を掌るプログラム
カウンタ、１３は命令語のアドレス情報を格納するアド
レスカウンタ、１２はスタックレジスタ、２１は読み出
しデータを一時的に格納する補助レジスタである。尚、
これ以外の構成については汎用プロセッサの有するもの
と同等であり、説明の簡明化のため（ご図示しない。

以上のように構成されたプロセッサ部の動作を以下に説
明する。

ここで本発明により設けられた新しい命令「ＳＳＴ　Ａ
Ｊの実行内容を次の様に定義する。

ＳＳＴ　Ａ：Ａで指定したメモリアドレスの内容を読み
出し、その内容をスタックレジスタの内容が示すメモリ
アドレスへ調きこんだ後、アキュムレータの内容を前記
Ａで指定したメモリアドレスへ書き込み、併せてスタッ
クレジスタの内容を１カウントダウンする。

プログラムの実行が進行してこの命令がプログラムカウ
ンタ２０により、アドレスバス２２を介して指定され、
データバス１０を介して次に実行すべき命令として命令
レジスター４に読み出されると、命令デコーダ１５がそ
の内容を解釈する。

次に命令デコーダ１５がＳＳＴのコードをデコードする
と、その旨を示す信号の組が制御バス１９を介して主６
ノー御回路１８に送られる。その結果主制御回路１８か
ら一連の制御タイミング信号、ゲート信号が制御２１線
２３に出力される。以下の動作を第６図のフローチャー
トを参照して具体的に説明すると、データバス１０を介
してＳＳＴコードに付随するアドレスデータＡがアドレ
スカウンタ１３に読み出される（ステップｌ）６次に主
制御回路１８はそのアドレスカウンタ１３の内容Ａによ
って示されるメモリ番地の内容を補助レジスタ２１へ読
み出す（ステップ２）。次に主制御回路１８はスタック
レジスタ１２の内容をアドレスバス２２に出力し、同時
に補助レジスタ２１の内容をデータバス１０に出力して
メモリ書込信号を送り補助レジスタ２１の内容をスタッ
クレジスタ１２の内容で示すメモリアドレスへ書き込む
（ステップ３）。

次に主制御回路１８はスタックレジスタ１２の内容を１
カウントダウンする（ステップ４）。更に主制御回路１
８はアドレスカウンタ１３にその　０ ままのこっているアドレスデータＡをアドレスバス２２
に乗せ、同時にアキュ１、レータ１６の内容を算術論理
演算回路１７を通してそのままデータバス１０に乗せる
ことにより、命令ｒｓｓＴｊの指示アドレスＡにアキュ
トレータ１６の内容を書き込む（ステップ５）。以１−
で命令ｒＳＳＴＡ」の一連の動作は全て完ｒしたので、
主制御回路１８は次の命令を命令レジスタ１４に読み出
すような動作に移行する。

実施例の如き新しい命令ｒＳＳＴ」を使用することによ
り既に第１図、ｆｊｔＪＺ図で説明したプログラムの処
理手順が非常に簡潔なものになる。ｗＩｊ４図は本発明
に係る情報処理装置で実行するプログラムの一例であり
、第１図で示したプログラムと同じ目的を達成する場合
の処理手順を示している。また第５図は本発明に係る情
報処理装置で実１ 行するプログラムのもう１つの例で、第２図で小したプ
ログラムと同じ目的を達成する場合の処理手順を示して
いる。第４図の６で示されるプログラムステップの実行
により、Ａ番地のメモリ内容がスタックレジスタの内容
で示される番地（この場合Ｂ番地とする）に格納され、
その後アキュムレータの内容がＡ番地に書き込まれ、か
つスタックレジスタの内容が】カウントダウンされる。

また、第５図の７，８で示されるプログラムの実行によ
り、第２図の４，５で示された処理と同じ動作が可能に
なる事は容易に理解できるであるう。

ここではスタックレジスタの内容が自動的に１カウント
タウンされることに従い、ファイルデータの転送を第２
図のものとは逆にメモリの高い番地から低い番地にむけ
て行うようにした。この方２ 法に従って実行された結果は第２図のものと同一である
がプログラムのステップ数が格段に減少し、かつ処理手
順が簡略されていることが解る。

尚、ＳＳＴ命令の使用される処理は第４図や第５図で示
した例に限られるものでない事は明らかである。

効果 以」二説明した様に本発明によれば、従来複雑なプログ
ラム構成を必要としたスタック命令を用いての処理にお
いて、全く新しい命令であるＳＳ’Ｔ命令の処理の概念
を導入し、これを達成するためのハードウェアの一部の
追加、変更により、非常に簡潔なプログラムの処理手順
で従来と同一の処理結果が得られ、プログラムのための
メモリ占有率が軽減でき、処理時間も短縮できるなど、
様々な効果が得られる情報処理装置の提供が可能にな３ る。

【図面の簡単な説明】

第１図は従来のプログラムの一例を示す説明図、 第２図は従来のプログラムの他の例を示すフローチャー
ト、 第３図は本発明に係る一実施例のマイクロコンピュータ
のプロセッサ部構成を示すブロック図、第４図は本発明
によるプログラムの一例を示す説明図、 第５図は本発明によるプログラムの他の例を示すフロー
チャート、 第６図は本発明に係る命令を実行する手順を示すフロー
チャートである。 ここで、１０・・・データバス、１１・・・メモリ、１
２・・・スタックレジスタ、１３・・・アドレスカラン
　４ 夕、ｊ４・・・命令レジスタ、１５・・・命令デコーダ
、１６・・・アキュトレータ、１７・・・算術論理演算
回路、１８・・・下制御回路、１９・・・制御バス、２
ｏ・・・プログラムカウンタ、２１・・・補助レジスタ
、２２・・・アドレスバス、２３・・・制ｆｉｌｌ線で
ある。 ５ ４！’ｊ　２図 ＰｔＪＬＬ ＳＴ　Ａ ｇ’ｊｔ　５　１７＞１ １＝ｎ ズタ２．．りし一７４１丁　〜７ Ｂｔｎ−１之ｔ・ド ア千つムし一夕１；斗イし・・ テ゛ニタシーこント ！　−１−１ ＳＳＴ　ＡｆＩ　〜８ 第　６１ユ１ １、。−岑へ−１

Claims (1)

【特許請求の範囲】
1. 命令語で指定されたメモリアドレスの内容をスタックレ
   ジスタの内容で指定されるメモリアドレスに書き込んだ
   後、前記命令語で指定されたメモリアドレスにアキュム
   レータの内容を書き込み、併せてスタックレジスタの内
   容を所定数更新する、前記命令語の実行手段を有するこ
   とを特徴とする情報処理装置。