JPS6362771B2 - - Google Patents

Description

【発明の詳細な説明】 (1) 発明の属する技術分野の説明 本発明は、データ処理装置に関し、特に、デー
タ処理装置におけるマイクロプログラム処理部へ
のマイクロプログラムロード制御方式に関するも
のである。

(2) 従来技術の説明 従来、この種のデータ処理装置におけるマイク
ロプログラム処理部へのロード方式は、カセツト
式磁気テープもしくはフロツピーデイスク等外部
補助記憶装置からの直接ロード方式が多くとられ
てきた。

即ち、外部補助記憶装置へマイクロプログラム
フイールドの内容を記憶させておき、マイクロプ
ログラムロード時に外部補助記憶装置からこれを
読出し、マイクロプログラムロード制御部の制御
の元にマイクロプログラム制御記憶装置へロード
していた。

この様な従来方式の場合には、例えば、マイク
ロプログラム処理部の複数構成から成るデータ処
理装置に対するマイクロプログラムロードは、
個々のマイクロプログラム処理部へ、各々マイク
ロプログラムロード制御インターフエースを持つ
ことになり、従つて、非常に大規模かつ高価に成
るという欠点を持つていた。

(3) 発明の目的の説明 本発明はこの点に着目してなされたものであ
り、従つて本発明の目的は、より少ないハードウ
エア量でかつ同等のマイクロプログラムロード制
御を可能ならしめることにある。

(4) 発明の構成の説明 本発明の上記目的は、２つのマイクロプログラ
ム処理部から成り、一方のマイクロプログラム処
理部のマイクロプログラムフイールドの一部（以
下マイクロプログラムフイールドと呼ぶ）が他方
のマイクロプログラムフイールドを包含し、又他
方のマイクロプログラム制御記憶部への書込み
（以下マイクロプログラムロードと呼ぶ）指示フ
イールドを有し、かつ前記マイクロプログラムロ
ード指示フイールドをデコードする回路と、該デ
コード回路の出力に従いマイクロプログラムロー
ドフイールドを前記他方のマイクロプログラム制
御記憶部へ書込むパスを少なくとも有する装置で
あつて、前記一方のマイクロプログラム処理部の
マイクロプログラムフイールドのマイクロプログ
ラムロード指示フイールドをデコードし、該デコ
ード回路出力に従い、マイクロプログラムロード
フイールドを前記他方のマイクロプログラム制御
記憶部へ書込むことを特徴とするデータ処理装
置、によつて達成される。

即ち、本発明においては、２つのマイクロプロ
グラム処理部を設け、一方のマイクロプログラム
処理部のマイクロプログラムフイールドの一部を
用いて、他方のマイクロプログラム制御記憶部へ
マイクロプログラムロード指示フイールドがロー
ド指示を行つている場合にマイクロプログラムロ
ードを行う。

(5) 発明の実施例の説明 次に本発明をその良好な一実施例にもとずき図
面を参照しながら詳細に説明する。

第１図は一般的なマイクロプログラムロード方
式を示すブロツク図、第２図は本発明の一実施例
である２つのマイクロプログラム処理部のマイク
ロプログラムフイールドを示す図、第３図は第２
図のマイクロプログラムフイールドを基にロード
する本発明の一実施例を示すブロツク構成図であ
る。

第１図より詳細に説明する。第１図において、
参照番号１１はマイクロプログラム処理部、１２
はマイクロプログラムロード制御部、１３はフロ
ツピーデイスク、１４はデコード回路、１０１〜
１０４は各々情報線、制御線を示す。マイクロプ
ログラム処理部１１はランダムアクセスメモリ
（Random Access Memory；RAM）で構成さ
れ、フロツピーデイスク１３より読出されたロー
ド情報がマイクロプログラムロード制御部１２の
介入によりRAMで構成される処理部１１へ順次
ロードされる。ロードされ終つた後に通常のマイ
クロプログラム制御が開始すると、種々のデコー
ダ回路１４の制御の元にデータ処理装置は各種動
作を行う。この様にマイクロプログラムのロード
はマイクロプログラムロード制御部１２の各種指
示、例えばフロツピーデイスク１３から読出され
た情報のフオーマツト化、ロード開始、終了指示
等の元に実行される。従つて、マイクロプログラ
ムロード制御部１２は複雑なハードを伴なうこと
になる。

第２図は本発明の一実施例における２つのマイ
クロプログラム処理部のマイクロプログラムフイ
ールドの図示であり、ビツト０〜63で示されるマ
イクロプログラムフイールド２１から成るマイク
ロプログラム処理部を第１マイクロプログラム処
理部といい、ビツト０〜31で示されるマイクロプ
ログラムフイールド２２から成るマイクロプログ
ラム処理部を第２マイクロプログラム処理部とい
う。第１マイクロプログラム処理部２１のビツト
30は、第２マイクロプログラムロード許可指示信
号ビツトであり、同じくビツト３１はロード開始
指示ビツトである。又、第１／第２マイクロプロ
グラム処理部間のビツト対応は第１マイクロプロ
グラム処理部ビツト32〜63が第２マイクロプログ
ラム処理部ビツト０〜31である。尚、第１マイク
ロプログラム処理部のフイールドビツト32〜63
は、ビツト30のマイクロプログラムロード許可指
示信号ビツトが“オフ”ならば、第１マイクロプ
ログラム処理部の機能にともなう役割を果すこと
はいうまでもない。

第３図で本発明を更に詳しく説明する。第３図
は第２マイクロプログラム処理部を表わす。３１
はRAMから成るマイクロプログラム制御記憶
部、３２は第１マイクロプログラムフイールドの
出力を表す。３３は第２マイクロプログラム読出
し出力のローカルレジスタ、３４は同じくデコー
ダ部、３５は制御記憶アドレスレジスタ、３６は
第２マイクロプログラムロード中“オン”となる
ロードオンフリツプフロツプ、３７はインバータ
ゲート、３８はアンドゲート（デコード回路）、
３０１〜３０８はそれぞれ情報線、制御線をそれ
ぞれ示す。

次に、ロードの過程を順に説明する。第１マイ
クロプログラムフイールド３２のビツト30、31
（ここではＡ、Ｂという呼び方をする）が共に
“オン”、つまりロード許可指示ビツトとロード開
始指示ビツトが“オン”の時にロードが開始す
る。ロード開始指示ビツトＢは制御記憶アドレス
レジスタ３５のリセツト入力にも入つており、制
御記憶アドレスを“０”番地に初期設定する。つ
まり、Ａ、Ｂビツトが“オン”の時に線３０６，
３０４が“オン”となり、ゲート３８を“オン”
とし、ロードオンフリツプフロツプ３６を、“オ
ン”させる。次に、この出力線３０７がマイクロ
プログラム制御記憶部３１の書込みイネーブル入
力にも接続されており、制御記憶部３１における
アドレス入力３０８のアドレスへマイクロプログ
ラムフイールド情報３０１の内容が書込まれる。
又、この時、ロードオン信号出力３０７は制御記
憶アドレスレジスタ３５の＋１入力信号としても
働き、制御記憶アドレスレジスタ３５を１番地へ
歩進させる。１番地への書込み時に第１マイクロ
プログラム処理部は書込み内容を新たにフイール
ド３２〜６３に準備すると共に、ビツト31を
“０”にして制御記憶アドレスレジスタ３５が歩
進（＋１）可能とする。以降は、これらの繰返し
動作で、第２マイクロプログラム制御記憶部３１
へ次々とマイクロプログラムをロードして行く。
ロードの終了は第１マイクロプログラムが感知す
ることにより（例えば第２マイクロプログラムロ
ードアドレス量に相当するカウンタを持つ）、ビ
ツト30を“オフ”にする。

ビツト30のインバータ出力線３０５はロードオ
ンフリツプフロツプ３６のリセツト入力へ接続さ
れ、それによつて、ロードオンフリツプフロツプ
３６をリセツトする。このリセツトにより、出力
線３０７はアドレスレジスタ３５の歩進及び制御
記憶書込みイネーブルを中止する。

又、上記ロード中に第２マイクロプログラム処
理部がロード以外の動作を行わせない為に、ロー
ドオンフリツプフロツプ３６の出力がゲート３７
でインバータされ、ローカルレジスタ３３、デコ
ーダ回路３４の動作をインヒビツトする。ロード
終了ではこれを逆転し、ローカルレジスタ３３、
デコーダ回路３４が動作可能となる。

又、ロード終了後から制御記憶アドレスレジス
タ３５はロード中の書込み指定アドレスから制御
記憶部３１の読出し用アドレスとして働くことに
なる。

(6) 発明の効果の説明 本発明は、以上説明した様に、マイクロプログ
ラムロードを簡単なロジツクの追加により、容易
に実現可能とした。又、本実施例ではマイクロプ
ログラムフイールドのビツト幅に大小差があつた
が、これが同じか又は逆であつても実現可能であ
るし、又歩進方式をインクレメントで説明した
が、デクレメント方式（減算）でも同様に実現可
能である。

【図面の簡単な説明】

第１図は一般的なマイクロプログラムロード方
式を説明する為のブロツク図、第２図は本発明に
係る２つのマイクロプログラム処理部のマイクロ
プログラムフイールドを示す図、第３図は第２図
に示したマイクロプログラムフイールドを基にロ
ードする本発明の一実施例を示すブロツク構成図
である。 １１……マイクロプログラム処理部、１２……
マイクロプログラムロード制御部、１３……フロ
ツピーデイスク、１４……デコーダ回路、２１…
…第１マイクロプログラムフイールド、２２……
第２マイクロプログラムフイールド、３１……マ
イクロプログラム制御記憶部、３２……第１マイ
クロプログラム出力、３３……ローカルレジス
タ、３４……デコーダ部、３５……制御記憶アド
レスレジスタ、３６……ロードオンフリツプフロ
ツプ、３７……インバータゲート、３８……アン
ドゲート。

Claims (1)

【特許請求の範囲】
1. １ ２つのマイクロプログラム処理部から成り、
   一方のマイクロプログラム処理部のマイクロプロ
   グラムフイールドの一部（以下マイクロプログラ
   ムフイールドと呼ぶ）が他方のマイクロプログラ
   ムフイールドを包含し、又他方のマイクロプログ
   ラム制御記憶部への書込み（以下マイクロプログ
   ラムロードと呼ぶ）指示フイールドを有し、且前
   記マイクロプログラムロード指示フイールドをデ
   コードする回路と、該デコード回路の出力に従い
   マイクロプログラムロードフイールドを前記他方
   のマイクロプログラム制御記憶部へ書込むパスを
   少なくとも有する装置であつて、前記一方のマイ
   クロプログラム処理部のマイクロプログラムフイ
   ールドのマイクロプログラムロード指示フイール
   ドをデコードし、該デコード回路出力に従い、マ
   イクロプログラムロードフイールドを前記他方の
   マイクロプログラム制御記憶部へ書込むことを特
   徴とするデータ処理装置。