JPS6014346A

JPS6014346A - エラ−検出方式

Info

Publication number: JPS6014346A
Application number: JP58121098A
Authority: JP
Inventors: Harunobu Kinoshita; 木下　治信
Original assignee: Fuji Xerox Co Ltd
Current assignee: Fujifilm Business Innovation Corp
Priority date: 1983-07-05
Filing date: 1983-07-05
Publication date: 1985-01-24

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】（利用分野）本発明はエラー検出方式に関するものである。

（従来技術）符来、ファームウェアを格納するメモリとして、ＦＲＯ
Ｍ（プログラマブルリードオンリーメモリ）あるいはＲ
ＡＭ（ランダムアクセスメモリ）等が使用されている。

これらのメモリに記憶されているマイクロインストラク
ションのワード構成は、１バイト（Ｂｙｔｅ　）＋１パ
リテイビツト（Ｐａｒｉｔｙ　Ｂｉｔ　）方式、２バイ
ト（Ｂｙｔｅ　）＋２パリテイピツト（Ｐａｒｉｔｙ　
Ｂｉｔ、　）　方式、２バイト（Ｂｙｔｅ　）＋１パリ
テイビツト（Ｐａｒｉｔｙ　Ｂｉｔ　）方式等がある。

第１図は従来のマイクロインストラクションのフォーマ
ントの一例を示す。このフォーマット罠おいては、タイ
プ、Ａオペランド、Ｂオペランド、Ｄオペランド、コン
スタント及びパリティの各フィールドに分かれている。

そして、パリティの対象は、パリティ１Ｐはバイト■、
パリティ２Ｐはバイト■を対象としている。

しかしながら、パリティチェック方式である為、同−バ
イト中で２ビツトの誤りが発生すると検出ができないと
いう欠点があった。

また、近年ｎキロワーｔ’（Ｋｗ）Ｘｍビット（Ｂｉｔ
　）方式のＦＲＯＭが出現している。

例えば、ｎＫｗＸ４ビット方式のＦ　ＲＯＭが作られて
いる。第２図はこの方式のＦＲＯＭを用いて、第１図と
同様のマイクロインストラクションを形成した時の説明
図を示す。図において、１〜４はそれぞれｎＫｗＸ４ビ
ットのＦＲＯＭを示し。

５はこれらのＦＲＯＭから作られたマイクロインストラ
クションを示す。すなわち、第１のＦＲＯＭｌによって
第１のバイト■の第０〜３ビツト目が作られ、第２のＦ
ＲＯＭ２によって、第１のバイト■の第４〜７ビツト目
までが作られている。同様に、第６のＦＲＯＭ３によっ
て第２のバイト■の第０〜３ビツト目、第４のＦＲＯＭ
４によって第２のバイト■の第４〜７ビツト目が作られ
ている。

また、パリティ１Ｐは第１のバイト■をチェックの対象
とし、第２のパリティ２Ｐは第２のバイト■をチェック
の対象としている。

そして、この場合のパリティチェックマトリクスは下記
のようになされている。

ＩＰ＝■−０■■−１■■−２■・・・・・・■■−７
２Ｐ−■−０ｒ８）■−１■■−２■・・・・・・■■
−７すなわち、前述のように、パリティ１Ｐは第２図の
バイト■を、パリティ２Ｐは第２図のバイト■をチェッ
クの対象にしている。

したがって、従来方式では、ｎ　Ｋｗ　Ｘ　４ピットの
ＩＣを、１つのパリティチェックグループ内でチェック
しているため、例えば、ＦＲＯＭｌに２個のビット誤り
があっても、これを発見することができなかった。

以上のように、従来のエラー検出方式では、ＦＲＯＭ等
のＩＣの故障を発見する確率が小さいという欠点があっ
た。

（目　的）本発明の目的は、前記した従来技術の欠点を除去し、従
来１つのパリティが受け持っていたビット中に連続する
２ビツトのエラーがあっても、正しくエラー検出を行な
うことができるエラー検出方式を提供することにある。

（概　要）本発明の特徴は、ラッチ手段にラッチされた内容を、ｎ
個（ただし、ｎは１以上の整数）置きに取り出１−、パ
リティチェックを行なうようにした点にある。

（実施例］次に、本発明を実施例によって説明する。本実施例は、
第２図の５に示されるようなマイクロインストラクショ
ンがあった場合、そのパリティチェックマトリクスな以
下の様にする。

１ｐ＝■−ｏ（１）−２ｅＯ−４（”Ｆ）■−６■■−
０■■−２■■−４■２−６２Ｐ−■−１■■−３■■−５■■−７■■−１■■−
５■■−５■■−７本実施例は上記の様にパリティチェックマトリクスを構
成することにより、１つのＩＣ，例えば第２図のＰＲＯ
Ｍ１の出力の連続する２個のビットが故障しても、この
故障によるビット誤りが、ハリティＩＰ、２Ｐの争件に
入っている為検出可能である。したがって、従来方式で
は検出できなかったビット誤りが検出でき、誤りの検出
確率が増加する。

なお、従来方式の場合、上記のようにＩＣの２ビツト出
力が故障すると、この故障に起因するビット誤りはパリ
ティｉＰ、２Ｐのどちらか一方のみにしか属していない
為、この誤りを検出することはできない。

第６図に本発明の一実施例のブロック図を示す。

ＦＲＯＭ６からの出力は一度ラッチ回路７でラッチされ
る。その後、マイクロプログラム実行回路８へ供給され
、結果的に次のマイクロインストラクションをアクセス
する為のア１゛レスを発生させる。このアドレスはバス
ａを通ってＰＲＯＭ６へ送られる。

一方、ラッチの出力はエラー検出回路９にも供給される
。エラー検出回路９では本発明のパリティチェックマト
リクス釦従ってエラーの検出を行なう。この為、前述の
ように、エラー検出の確率が向上する。

第４図はエラー検出回路の一例を示す回路図である。こ
の回路において、８個の入力１ｏ〜＋７の論理°１“の
個数が奇数であれば、その出力が警１１になる。一方ｔ
ｏ−ｔ、の論理１１１の数が偶数であれば、その出力は
°０１になる。したがって、例えば奇数パリティチェッ
クであれば、該エラー検出回路の出力が論理ＩＱ＋　に
なれば、ビット誤りがあると判断することができる。

したがって、本実施例では、ある時刻に、第４図の８個
の入力１．−１７　Ｋ、第２図の■−Ｏ９■−２．・・
・・・・■−４．■−６の各ビットデータを入力させ、
次の時刻に、■−１．■−６，・・・・・・■−５．■
−７の各ビットデータを入力させるようにする。そして
、第４図の回路の出力がｌｉｔになるかｌ　□　ｌ　に
なるかをチェックするようにすればよい。

なお、上記の実施例では、マイクロインストラクション
の内容を１つおきに取出し、パリティチェックを行なっ
たが、本発明はこれに限定されることなく、２個おき、
６″個おき、・・・・・・・・・、に取出しパリティチ
ェックを行なってもよい。また、本発明のエラー検出方
式と従来のエラー検出方式を併用してもよい。

（効　果）以上のように、本発明によれば、１つのＩＣ。

例えば、ｎＫｗＸｍＲＩｔ方式のＦＲＯＭに連続する２
個のビット誤りが生じても、これを発見することができ
る。このため、訓り検出率が向上するという効果がある
。

【図面の簡単な説明】

第１図はマイクロインストラクションフォーマットの一
例を示す図、第２図は従来のｎ　Ｋｗ　Ｘ　４ビット方
式のＦＲＯＭを用いた時のパリティチェックの説明図、
第６図は本発明の一実施例のブロック図、第４図は第３
図のエラー検出回路の一具体例を示す回路図である。６・・・ＰＲＯＭ、　７・・・ラッチ回路、８・・・マ
イクロプログラム実行回路、　９・・・エラー検出回路代理人弁理士　平木　道　人外１名牙　１　図青　２　図

Claims

【特許請求の範囲】

（］）フファームウニを格納する手段、該手段から読み
出された内容をラッチする手段、および前記ラッチ手段
にランチした内容をｎ個（ただし、ｎは１以上の整数）
置きに取出し、パリティチェ７りを行な５手段を具備し
たことを特徴とするエラー検出方式。