JPS5883397A - メモリ内容チエツク制御方式 - Google Patents
メモリ内容チエツク制御方式Info
- Publication number
- JPS5883397A JPS5883397A JP56180653A JP18065381A JPS5883397A JP S5883397 A JPS5883397 A JP S5883397A JP 56180653 A JP56180653 A JP 56180653A JP 18065381 A JP18065381 A JP 18065381A JP S5883397 A JPS5883397 A JP S5883397A
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- JP
- Japan
- Prior art keywords
- check
- memory
- program
- rom
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-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
- G06F11/0751—Error or fault detection not based on redundancy
- G06F11/0763—Error or fault detection not based on redundancy by bit configuration check, e.g. of formats or tags
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- Techniques For Improving Reliability Of Storages (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はメモリ内容チェック制御方式、特にメモリＩＣ
を２個以上有する回路において、そのメモリ内容のチェ
ックを正確にかつ低価格にて実現で會るようにしたメモ
リ内容チェック制御方式に関するものである。
を２個以上有する回路において、そのメモリ内容のチェ
ックを正確にかつ低価格にて実現で會るようにしたメモ
リ内容チェック制御方式に関するものである。
従来のメそり内容をチェックする方式としては、例えば
パリティピット用のメモリを持ち、メモリの各アト°レ
スごとにパリティチェックを行う方式第１図は従来方式
の例を示す。図中、１はマイクロプロセッサ、２は第１
のリード・オンリ・メモリ（ＲＯＭ）、３は第２の１’
ＬＯＭ、４は第３のＲＯＭ、５は第ｎのＲＯＭ、６はア
ドレス・ノクス、７はデータ・バス、８はバリテ４ＲＯ
Ｍ、９はパリティチェッカー、１０はフリップ・フロッ
プを表わす。第１のＲＯＭ２、第２のＲＯＭ３、・・・
、第ｎのＲＯＭ５は、例えばそれぞれ１バイト８ビツト
で２にバイトの容量をもつメモリＩＣで構成され、マイ
クロプロセッサ１の制御プログラム等が格納される。こ
れらのＲＯＭ２〜５の各バイト毎にパリティ・ピットを
附加する余裕がないことから、当誼バイト毎にパリティ
ＲＯＭ８の１ビ；トが対応づけられ、ＲＯＭ２〜５の各
バイト毎の内容に従い、偶数パリティまたは奇数パリテ
ィとなるよ５ＲＯＭ２〜５の内容が決定した段階で予め
ハリティＲＯＭの各ビット値が設定される。メモリ内容
のチェックは、各アドレス毎にＲＯＭ２〜５の１バイト
の内容とそれに対応するパリティＲＯＭ８の１ビツトの
値とがパリティチェッカー９に取り込まれて、パリティ
チェッカー９によりて行われる。パリティ・エラーが検
出された場合には、７リツプ・フロップ１０をセットし
、パリティチェック信号がオンとなるよ５にする。
パリティピット用のメモリを持ち、メモリの各アト°レ
スごとにパリティチェックを行う方式第１図は従来方式
の例を示す。図中、１はマイクロプロセッサ、２は第１
のリード・オンリ・メモリ（ＲＯＭ）、３は第２の１’
ＬＯＭ、４は第３のＲＯＭ、５は第ｎのＲＯＭ、６はア
ドレス・ノクス、７はデータ・バス、８はバリテ４ＲＯ
Ｍ、９はパリティチェッカー、１０はフリップ・フロッ
プを表わす。第１のＲＯＭ２、第２のＲＯＭ３、・・・
、第ｎのＲＯＭ５は、例えばそれぞれ１バイト８ビツト
で２にバイトの容量をもつメモリＩＣで構成され、マイ
クロプロセッサ１の制御プログラム等が格納される。こ
れらのＲＯＭ２〜５の各バイト毎にパリティ・ピットを
附加する余裕がないことから、当誼バイト毎にパリティ
ＲＯＭ８の１ビ；トが対応づけられ、ＲＯＭ２〜５の各
バイト毎の内容に従い、偶数パリティまたは奇数パリテ
ィとなるよ５ＲＯＭ２〜５の内容が決定した段階で予め
ハリティＲＯＭの各ビット値が設定される。メモリ内容
のチェックは、各アドレス毎にＲＯＭ２〜５の１バイト
の内容とそれに対応するパリティＲＯＭ８の１ビツトの
値とがパリティチェッカー９に取り込まれて、パリティ
チェッカー９によりて行われる。パリティ・エラーが検
出された場合には、７リツプ・フロップ１０をセットし
、パリティチェック信号がオンとなるよ５にする。
上記従来の方式によれば、パリティピット用のパリティ
ＲＯＭやその周辺回路が必要となり、コストアップが余
儀なくさせられ、またパリティＲＯＭに書き込むための
手間がかかることとなる。
ＲＯＭやその周辺回路が必要となり、コストアップが余
儀なくさせられ、またパリティＲＯＭに書き込むための
手間がかかることとなる。
他の従来の方式として、メモリの内容を順に例えば加算
していき、予め設定してありた値と加算結果とを比較す
る方式がある。すなわち、メモリの一部に予めチェック
プログラムとチェックデータとを記憶させ、そのチェッ
クプログラムによりメモリ内のデータを順次読み出して
演算し、その結果を前記チェックデータと比較すること
によりてメモリ内容をチェックする方式である。
していき、予め設定してありた値と加算結果とを比較す
る方式がある。すなわち、メモリの一部に予めチェック
プログラムとチェックデータとを記憶させ、そのチェッ
クプログラムによりメモリ内のデータを順次読み出して
演算し、その結果を前記チェックデータと比較すること
によりてメモリ内容をチェックする方式である。
しかし、この方式については、チェックプログツムの内
容が壊れている場合に正しくチェックすることができず
、正確さに欠くという欠点がある。
容が壊れている場合に正しくチェックすることができず
、正確さに欠くという欠点がある。
本発明は上記欠点の解決を図り、正確にかつローコスト
にてメモリ内容のチェックを行う方式を提供することを
目的としている。そのため本発明のメモリ内容チェック
制御方式は、マイクロプロセッサと、該マイクロプロセ
ッサが７エツチして実行する命、令が格納される複数個
のメモリとを有する回路におい【、上記マイクロプロセ
ッサによって実行されることによりメモリ内容の正常性
チェックを行うチェックプログツムを２個以上の上記メ
モリに格納して設け、上記各チェックプログツムをそれ
ぞれ実行させて、１つのメモリから読出されたチェック
プログラムによりて他メモリをチェックしかつ他のメモ
リから読出されたチェックプログラムによりて上記１つ
のメモリをチーツクするようにして互いに他の上記メモ
リのチェックを行うようにしたことを特徴としている。
にてメモリ内容のチェックを行う方式を提供することを
目的としている。そのため本発明のメモリ内容チェック
制御方式は、マイクロプロセッサと、該マイクロプロセ
ッサが７エツチして実行する命、令が格納される複数個
のメモリとを有する回路におい【、上記マイクロプロセ
ッサによって実行されることによりメモリ内容の正常性
チェックを行うチェックプログツムを２個以上の上記メ
モリに格納して設け、上記各チェックプログツムをそれ
ぞれ実行させて、１つのメモリから読出されたチェック
プログラムによりて他メモリをチェックしかつ他のメモ
リから読出されたチェックプログラムによりて上記１つ
のメモリをチーツクするようにして互いに他の上記メモ
リのチェックを行うようにしたことを特徴としている。
以下図面を参照しつつ説明する。
第２図は本発明の一実施例構成、第３図は第２図図示実
施例の動作を説明するためのタイムチャートを示す。
施例の動作を説明するためのタイムチャートを示す。
図中、符号工ないし７は第１図に対、応し、１１および
１２はメ゛モリ内容のチェックを行うチェックプログラ
ム、１３はアドレス・デコーダ、１４はフリップ・フロ
ップ、１５はセレクタ、１６はＭＰ０９セット信号線を
表わす。
１２はメ゛モリ内容のチェックを行うチェックプログラ
ム、１３はアドレス・デコーダ、１４はフリップ・フロ
ップ、１５はセレクタ、１６はＭＰ０９セット信号線を
表わす。
第２図において、第１のＲＯＭね第２のＲＯＭ３、・・
・、第ｎのＲＯＭ５ Ｋは、マイクロプロセッサ１の制
御プログラム等が格納され、マイクロプロセッサ１はこ
れらをフェッチして実行し、その内容に従りた制御を行
う。特に、第１のＲＯＭｚには、例えば第２のＲＯＭ５
ないし第ｎのＲＯＭ５についてのメモリ内容をチェック
するためのチェックプログラム１１が格納され、第２の
ＲＯＭ３には、第１のＲＯＭ２のメモリ内容をチェック
するためのチェックプログラム１２が格納される。
・、第ｎのＲＯＭ５ Ｋは、マイクロプロセッサ１の制
御プログラム等が格納され、マイクロプロセッサ１はこ
れらをフェッチして実行し、その内容に従りた制御を行
う。特に、第１のＲＯＭｚには、例えば第２のＲＯＭ５
ないし第ｎのＲＯＭ５についてのメモリ内容をチェック
するためのチェックプログラム１１が格納され、第２の
ＲＯＭ３には、第１のＲＯＭ２のメモリ内容をチェック
するためのチェックプログラム１２が格納される。
チェックプ冨グツム１１およびチェックプログラム１２
は、共に先に説明した従来例のチェックプログツムと同
様の内容をもち、例えばそれぞれ数十ステップ１度の命
令からなるものである。従って、メモリＩＣが例えば２
にバイトの容量をもつとすると、その中でチェックプロ
ーグラムが占める割合は小さいものである。また、第１
のＲＯＭ ２および第２のＲＯＭ３には、チェックプロ
グラム１１またはチェックプログツム１２と共に、それ
ぞれ他のメモリについてのチェックデータ（図示省略）
が格納される。
は、共に先に説明した従来例のチェックプログツムと同
様の内容をもち、例えばそれぞれ数十ステップ１度の命
令からなるものである。従って、メモリＩＣが例えば２
にバイトの容量をもつとすると、その中でチェックプロ
ーグラムが占める割合は小さいものである。また、第１
のＲＯＭ ２および第２のＲＯＭ３には、チェックプロ
グラム１１またはチェックプログツム１２と共に、それ
ぞれ他のメモリについてのチェックデータ（図示省略）
が格納される。
第２図図示の回路に電源が投入されると、マイクロプロ
セッサ１はリセット状態（第３図図示Ｔ１の状態）とな
り、次にリセットが終了して第３図図示Ｔ２の状態とな
ると、マイクロプロセッサ１は成る特定アドレス（ベク
ターアドレス）を指定して、そのベクターアドレスで指
定された番地のプログラムを実行する。このベクターア
ドレスは、例えば最初フリップ・７四ツブ１４がａＯ′
めときに、セレクタ１５によって第１のＲＯＭ２のチェ
ックプログラム１１をポイントするようにされ、最初に
第１のＲＯＭ２のチェックプログラム１１が動作するよ
うにされる＠ マイクロプロセッサ１はチェックプログラム１１を実行
することによりて、第２のＲＯＭＢないし第ｎのＲＯＭ
５のデータを順次演算していき、その演算結果と予め演
算されて第１のＲＯＭ２ に格納されている正しい結果
を示すチェックデータとを比較する。比較した結果、一
致していれば第２のＲＯＭ３ないし第ｎのＲＯＭ５のメ
モリ内容は正しいことＫなる。もし、値が一致しない場
合には、第２の几ＯＭ３ないし第ｎのＲＯＭ５内にエラ
ーがあると判断され、エラーを検出することとなる。
セッサ１はリセット状態（第３図図示Ｔ１の状態）とな
り、次にリセットが終了して第３図図示Ｔ２の状態とな
ると、マイクロプロセッサ１は成る特定アドレス（ベク
ターアドレス）を指定して、そのベクターアドレスで指
定された番地のプログラムを実行する。このベクターア
ドレスは、例えば最初フリップ・７四ツブ１４がａＯ′
めときに、セレクタ１５によって第１のＲＯＭ２のチェ
ックプログラム１１をポイントするようにされ、最初に
第１のＲＯＭ２のチェックプログラム１１が動作するよ
うにされる＠ マイクロプロセッサ１はチェックプログラム１１を実行
することによりて、第２のＲＯＭＢないし第ｎのＲＯＭ
５のデータを順次演算していき、その演算結果と予め演
算されて第１のＲＯＭ２ に格納されている正しい結果
を示すチェックデータとを比較する。比較した結果、一
致していれば第２のＲＯＭ３ないし第ｎのＲＯＭ５のメ
モリ内容は正しいことＫなる。もし、値が一致しない場
合には、第２の几ＯＭ３ないし第ｎのＲＯＭ５内にエラ
ーがあると判断され、エラーを検出することとなる。
上記チェックプログラム１１の実行が終了したならば、
図示省略したリセット回路が働き、マイリセット信号が
供給され、第２図図示実施の状態になるようにする。ま
た、このリセット信号を契機にクリップ・７０ツブ１４
の出力が、第３図図示の如く“Ｏ″から“１”になるよ
うｋする。リセッＦ終了時に、マイクロプロセッサ１は
ベクターアドレスを指し、第２図図示実施の状態となる
が、ベクターアドレスは、フリップ・フロップ１′４が
“１”となりていることにより、セレクタ１５によりて
、今度は＠２のＲＯＭ５内のチェックプログラム１２を
ポイントするようにされ、チェックプログラム１２が起
動される。
図示省略したリセット回路が働き、マイリセット信号が
供給され、第２図図示実施の状態になるようにする。ま
た、このリセット信号を契機にクリップ・７０ツブ１４
の出力が、第３図図示の如く“Ｏ″から“１”になるよ
うｋする。リセッＦ終了時に、マイクロプロセッサ１は
ベクターアドレスを指し、第２図図示実施の状態となる
が、ベクターアドレスは、フリップ・フロップ１′４が
“１”となりていることにより、セレクタ１５によりて
、今度は＠２のＲＯＭ５内のチェックプログラム１２を
ポイントするようにされ、チェックプログラム１２が起
動される。
チェックプログラム１２が【−行されることＫより、チ
ェックプログラム１１の実行の場合と同様、第１のＲＯ
Ｍ２のデータが順次演算されて、演算結果と第２のＲＯ
ＭＢ内のチェックデータとが比較され、第１のＲＯＭ２
のメモリ内容の正常性がチェックされる・ 以上のように、第１のＲＯＭ２および第２のＲＯＭ３
Ｋ格納されたチェックプログラム自体もそれぞれ他のチ
ェックプログラムによってチェックされることとなり、
より正確なメモリ内容のチーツクが可能となる。
ェックプログラム１１の実行の場合と同様、第１のＲＯ
Ｍ２のデータが順次演算されて、演算結果と第２のＲＯ
ＭＢ内のチェックデータとが比較され、第１のＲＯＭ２
のメモリ内容の正常性がチェックされる・ 以上のように、第１のＲＯＭ２および第２のＲＯＭ３
Ｋ格納されたチェックプログラム自体もそれぞれ他のチ
ェックプログラムによってチェックされることとなり、
より正確なメモリ内容のチーツクが可能となる。
なお、本発明の上記実施例においては、リセット信号に
よって実行されるべきチェックプログラムが切り替わる
ようＫされたが、２以上のチェックプログラムが交互に
実行されればよいわけであるから、上記の場合に限らず
、例えば次のようにしてもよい。２度目のリセットの代
わりにマイクロプロセッサのインターラット端子などに
信号を入力し、そのブランチ先のアドレスを他のメモリ
ＩＣにしておく。こうして、そのメモリＩＣ内のチェッ
クプログラムを起動し、もとのベクターアドレスを持つ
メモリＩＣの内容をチェックする。
よって実行されるべきチェックプログラムが切り替わる
ようＫされたが、２以上のチェックプログラムが交互に
実行されればよいわけであるから、上記の場合に限らず
、例えば次のようにしてもよい。２度目のリセットの代
わりにマイクロプロセッサのインターラット端子などに
信号を入力し、そのブランチ先のアドレスを他のメモリ
ＩＣにしておく。こうして、そのメモリＩＣ内のチェッ
クプログラムを起動し、もとのベクターアドレスを持つ
メモリＩＣの内容をチェックする。
このようにすれば、第２図図示のフリップ・フａツブ１
４およびセレクタ１５を必要としないため、さらに簡単
なハードウェアでメモリ内容のチェックを行うことが可
能となる。
４およびセレクタ１５を必要としないため、さらに簡単
なハードウェアでメモリ内容のチェックを行うことが可
能となる。
以上説明した如く本発明によれば、パリティピット用の
メモリやその周辺回路を必要とするととなく、低価格に
てメモリ内容チェック回路を実現でき、また、たとえ一
方のメモリＩＣのチェックプログラムが壊われているた
めに正しくチェックできなか９たとしても、他のメモリ
ＩＣのチェックプログラムにようて、その壊れたメモリ
ＩＣのチェックを行えるので、全メモリの内容チェック
を正しく行うことが可能となる。
メモリやその周辺回路を必要とするととなく、低価格に
てメモリ内容チェック回路を実現でき、また、たとえ一
方のメモリＩＣのチェックプログラムが壊われているた
めに正しくチェックできなか９たとしても、他のメモリ
ＩＣのチェックプログラムにようて、その壊れたメモリ
ＩＣのチェックを行えるので、全メモリの内容チェック
を正しく行うことが可能となる。
第１図は従来方式の例、第２図は本発明の一実施例構成
、第３図は第２図図示実施例の動作を説明するためのタ
イムチャートを示す。 １はマイクロプロセッサ、２ないし５はＲＯＭ。 ６はアドレス・バス、７はデータ・パス、８はパリティ
ＲＯＭ、９はパリティチェッカー、１０はフリップ−フ
ロップ、１１および１２はチェックプログラム、１３は
アト°レス拳デコーダ、１４はフリップ・フロップ、１
５はセレクタ、１６はリセット信号線を表わす。
、第３図は第２図図示実施例の動作を説明するためのタ
イムチャートを示す。 １はマイクロプロセッサ、２ないし５はＲＯＭ。 ６はアドレス・バス、７はデータ・パス、８はパリティ
ＲＯＭ、９はパリティチェッカー、１０はフリップ−フ
ロップ、１１および１２はチェックプログラム、１３は
アト°レス拳デコーダ、１４はフリップ・フロップ、１
５はセレクタ、１６はリセット信号線を表わす。
Claims (1)
- マイクロプロセッサと、該マイクロプロセッサがフェッ
チし”て実行する命令が格納される複数個のメモリとを
有する回路において、上記マイクロプロセッサによりて
実行されることによりメモリ内容の正常性チェックを行
うチェックプログラムを２個以上の上記メモリに格納し
て設け、上記各チェックプログラムをそれぞれ実行させ
て、１つのメモリから読出されたチェックプログラムに
ようて他メモリをチェックしかつ他のメそりから読出さ
れたチェックプログラムによりて上記１つのメモリをチ
ェックするようにして互いに他の上記メモリのチェック
を行うようにしたことを特徴とするメモリ内容チェック
制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56180653A JPS5883397A (ja) | 1981-11-11 | 1981-11-11 | メモリ内容チエツク制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56180653A JPS5883397A (ja) | 1981-11-11 | 1981-11-11 | メモリ内容チエツク制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5883397A true JPS5883397A (ja) | 1983-05-19 |
| JPH0226252B2 JPH0226252B2 (ja) | 1990-06-08 |
Family
ID=16086957
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56180653A Granted JPS5883397A (ja) | 1981-11-11 | 1981-11-11 | メモリ内容チエツク制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5883397A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62262162A (ja) * | 1986-05-09 | 1987-11-14 | Hitachi Ltd | 半導体メモリ装置の欠陥救済方法 |
| JPH01134549A (ja) * | 1987-11-19 | 1989-05-26 | Fujitsu Ltd | メモリデータ診断方式 |
-
1981
- 1981-11-11 JP JP56180653A patent/JPS5883397A/ja active Granted
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62262162A (ja) * | 1986-05-09 | 1987-11-14 | Hitachi Ltd | 半導体メモリ装置の欠陥救済方法 |
| JPH01134549A (ja) * | 1987-11-19 | 1989-05-26 | Fujitsu Ltd | メモリデータ診断方式 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0226252B2 (ja) | 1990-06-08 |
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