JPS60145593A - 半導体メモリ用センス回路 - Google Patents
半導体メモリ用センス回路Info
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- JPS60145593A JPS60145593A JP59000576A JP57684A JPS60145593A JP S60145593 A JPS60145593 A JP S60145593A JP 59000576 A JP59000576 A JP 59000576A JP 57684 A JP57684 A JP 57684A JP S60145593 A JPS60145593 A JP S60145593A
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
′＄、発明はセン７回路、特に半導体メモリに用いられ
るセンス回路に関する。
るセンス回路に関する。
半導体メモリの大容量化、高速化は年々盛んになり、そ
の方式も種々考案されている。この半導体メモリの大容
量化に伴ない、ワード線、ビット線、センス線の寄生容
量によるメモリセル部の遅延が深刻な問題となってきて
いる。これを改善するため、ビット線やセンス線の論理
振幅を小さくすることが一般に行なわれている。しかし
論理振幅を小さくするためには、黒髪の良いセン７回路
が必要となり、そのようなセン２回路として一般に差動
増幅器が用いられている。
の方式も種々考案されている。この半導体メモリの大容
量化に伴ない、ワード線、ビット線、センス線の寄生容
量によるメモリセル部の遅延が深刻な問題となってきて
いる。これを改善するため、ビット線やセンス線の論理
振幅を小さくすることが一般に行なわれている。しかし
論理振幅を小さくするためには、黒髪の良いセン７回路
が必要となり、そのようなセン２回路として一般に差動
増幅器が用いられている。
第１図に従来技術に係るＥＰＲＯＭのセンス回路の回路
図を示す。２０は１ビツトのメモリセルで、実際にはい
くつかのセルが並列接続されているが、ここでは説明の
便宜上１ピント分のみを示す。３０は参照用のダミーセ
ルである。メモリセルトランジスタｌは浮遊ゲート型の
ｎチャンネルＭＯＳトランジスタであって、ピント線Ｂ
、Ｉ４．およびワード線Ｗ、Ｉ４を有する。このトラン
ジスタ１は、データが書込まれていないときは、ゲート
に電圧が加わるとオンとなり、データが書込まれている
ときは、しきい値が高くなるためオフとなるかあるいは
流れる電流量が小さくなる。ダミーセル３０のダミート
ランジスタ１３はメモリセルトランジスタｔと同一のト
ランジスタであって、データは常に書込まれていない状
態となっている。な卦ここではデータが書込まれていな
い状態の論理を１”、書込まれている状態の論理を０”
と表わすことにする。トランジスタ２は列デコード信号
ＣＤによりスイッチされるトランスファトランジスタで
あり、トランジスタ１２けこれに対応するダミートラン
ジスタである。トランジスタ３はゲートが定電位■ＢＢ
にクランプされたトランスファトランジスタテ、ヒツト
線に高電位が印加されてメモリセル２゜が誤って書込ま
れるのを防止する役割を果たす。
図を示す。２０は１ビツトのメモリセルで、実際にはい
くつかのセルが並列接続されているが、ここでは説明の
便宜上１ピント分のみを示す。３０は参照用のダミーセ
ルである。メモリセルトランジスタｌは浮遊ゲート型の
ｎチャンネルＭＯＳトランジスタであって、ピント線Ｂ
、Ｉ４．およびワード線Ｗ、Ｉ４を有する。このトラン
ジスタ１は、データが書込まれていないときは、ゲート
に電圧が加わるとオンとなり、データが書込まれている
ときは、しきい値が高くなるためオフとなるかあるいは
流れる電流量が小さくなる。ダミーセル３０のダミート
ランジスタ１３はメモリセルトランジスタｔと同一のト
ランジスタであって、データは常に書込まれていない状
態となっている。な卦ここではデータが書込まれていな
い状態の論理を１”、書込まれている状態の論理を０”
と表わすことにする。トランジスタ２は列デコード信号
ＣＤによりスイッチされるトランスファトランジスタで
あり、トランジスタ１２けこれに対応するダミートラン
ジスタである。トランジスタ３はゲートが定電位■ＢＢ
にクランプされたトランスファトランジスタテ、ヒツト
線に高電位が印加されてメモリセル２゜が誤って書込ま
れるのを防止する役割を果たす。
トランジスタ１ｊけこれに対応するダミートランジスタ
である。トランジスタ２． ３．１１．１２ばともにｎ
チャンネルトランジスタが用いられている。
である。トランジスタ２． ３．１１．１２ばともにｎ
チャンネルトランジスタが用いられている。
ｐチャンネルＭＯ８）ランジヌタであるトランジスタ４
および１０はそれぞれメモリセル２ｏおよびダミーセル
３０についての負荷トランジスタで、トランジスタ１０
の相互コンダクタンス鋤はトランジスタ４の相互コンダ
クタンスｇｍ、、ｌ：り大キい。４゜は従来からよく知
られているカレントミラー型の差動増幅回路で％ ｎｆ
″Ｉ′ンネルＭＯ８トランジスタ５，６，７およびｐチ
ャンネルＭＯ８）ランジヌタ８．９から成る。
および１０はそれぞれメモリセル２ｏおよびダミーセル
３０についての負荷トランジスタで、トランジスタ１０
の相互コンダクタンス鋤はトランジスタ４の相互コンダ
クタンスｇｍ、、ｌ：り大キい。４゜は従来からよく知
られているカレントミラー型の差動増幅回路で％ ｎｆ
″Ｉ′ンネルＭＯ８トランジスタ５，６，７およびｐチ
ャンネルＭＯ８）ランジヌタ８．９から成る。
次に上述の回路の動作について説明する。第２図は電源
電圧Ｖ。。＝５Ｖのときメモリセルトランジスタ１．負
荷トランジスタ４および１ｏの特性を示すグラフである
。横軸はセンス線ｓ、Ｉ４の電位■Ｓ１ｎまたは参照線
Ｒ，Ｌ、の電位ｖＲを示し、縦軸は各トランジスタを流
れる電流を示す。実線はメモリセルトランジスターの特
性を示し、１″と示された実線はデータが書込まれてい
ない状態での特性、”０″と宗された実線はデータが書
込まれている状態での特性を表わす。また破線は負荷ト
ランジスタ４の特性、一点鎖線は負荷トランジスタＩＯ
の特性で、両負荷トランジヌタの相互コンダクタンスｇ
ｍが相違しているため、両特性は一致しない。この負荷
トランジスタの特性は゛、ＶＳｉｎが■Ｃｏ −■ＴＨ
以下に減少すると電流が増加する特性となる。ここで■
ＴＨはしきい値′電圧である。
電圧Ｖ。。＝５Ｖのときメモリセルトランジスタ１．負
荷トランジスタ４および１ｏの特性を示すグラフである
。横軸はセンス線ｓ、Ｉ４の電位■Ｓ１ｎまたは参照線
Ｒ，Ｌ、の電位ｖＲを示し、縦軸は各トランジスタを流
れる電流を示す。実線はメモリセルトランジスターの特
性を示し、１″と示された実線はデータが書込まれてい
ない状態での特性、”０″と宗された実線はデータが書
込まれている状態での特性を表わす。また破線は負荷ト
ランジスタ４の特性、一点鎖線は負荷トランジスタＩＯ
の特性で、両負荷トランジヌタの相互コンダクタンスｇ
ｍが相違しているため、両特性は一致しない。この負荷
トランジスタの特性は゛、ＶＳｉｎが■Ｃｏ −■ＴＨ
以下に減少すると電流が増加する特性となる。ここで■
ＴＨはしきい値′電圧である。
負荷トランジスタ４を流れる電流は、メモリセルトラン
ジスタ１を流れる電流と等しいため、ＶＳｉｎの値は、
メモリセルが６１”の状態では実線″′１”と破線との
交点への横座標に相当する電圧■Ａとなり、メモリセル
が”θ″の状態ては実線″０”と破線との交点Ｂの横座
標に相当する電圧■ となる。従ってｖｓｉ。の値はメ
モリセルの論理状態によってｖ４またはＶＢをとる。
ジスタ１を流れる電流と等しいため、ＶＳｉｎの値は、
メモリセルが６１”の状態では実線″′１”と破線との
交点への横座標に相当する電圧■Ａとなり、メモリセル
が”θ″の状態ては実線″０”と破線との交点Ｂの横座
標に相当する電圧■ となる。従ってｖｓｉ。の値はメ
モリセルの論理状態によってｖ４またはＶＢをとる。
一方ダミーセルの論理状態は常に”ｔ”であるので、参
照線Ｒ１Ｌ、の電位ＶＲば、実線″１”と一点鎖線との
交点Ｃの横座標に相当する電圧■ｃとなる。
照線Ｒ１Ｌ、の電位ＶＲば、実線″１”と一点鎖線との
交点Ｃの横座標に相当する電圧■ｃとなる。
差動増幅回路４０け■６□。を■８と比較し、メモリセ
ルの論理状態が１″で心るか０″であるかを判断し、そ
の結果”５ｏｕｔ として出力する。
ルの論理状態が１″で心るか０″であるかを判断し、そ
の結果”５ｏｕｔ として出力する。
以上の従来技術に係るセンス回路では、電源電圧Ｖ。ｏ
全土げてゆくと、メモリセルが０″の状態での■Ｓ ｉ
ｎの値、即ち■８が小さくなり、■４〜■８の振幅が小
さくなる。このため動作余裕が低下し、安定性に欠ける
という欠点があった。
全土げてゆくと、メモリセルが０″の状態での■Ｓ ｉ
ｎの値、即ち■８が小さくなり、■４〜■８の振幅が小
さくなる。このため動作余裕が低下し、安定性に欠ける
という欠点があった。
また、更に電源電圧Ｖ。０を上げた場合、ＶＢが参照′
電圧■。より小さくなり、ＶＢと■。との関係が逆転し
て動作不能になることがある。この列を第３図に示す。
電圧■。より小さくなり、ＶＢと■。との関係が逆転し
て動作不能になることがある。この列を第３図に示す。
第３図は電源電圧■。。−７■のときのメモリセルトラ
ンジスタ１．負荷トランジスタ４および１０の特性を示
すグラフで、各特性曲線および各点については第２図と
同様でおるため、同一符号を付し説明を省略する。電源
電圧Ｖ。０を上げたためにＶＢと■。との関係が逆転し
、動作不能である。
ンジスタ１．負荷トランジスタ４および１０の特性を示
すグラフで、各特性曲線および各点については第２図と
同様でおるため、同一符号を付し説明を省略する。電源
電圧Ｖ。０を上げたためにＶＢと■。との関係が逆転し
、動作不能である。
そこで本発明は最大動作電源電圧を向上させ、しかも電
源電圧が高くなっても動作余裕全低下さぜることのない
センス回路を提供することを目的とする。
源電圧が高くなっても動作余裕全低下さぜることのない
センス回路を提供することを目的とする。
本発明の特徴は、メモリセルと同一構成のダミーセルを
有するセンス回路において、 ソースが電源に、ドレインがメモリセルに、ゲートが第
２の負荷トラフジ２夕のゲートに、それぞれ接続された
第１の負荷トランジスタと、ソースが電源に、ドレイン
がダミーセルに、ゲートが第１の負荷トランジスタのゲ
ートに、それぞれ接続され、かつゲートとドレインが接
続されている第２の負荷トランジスタと、 を設け、第１の負荷トランジスタと第２の負荷トランジ
スタとでカレントミラーを構成させるようにしたため、 第１の負荷トランジスタのドレインと第２の負荷トラン
ジスタのドレインとを入力とする差動増幅回路に、動作
余裕を十分とらせることができ、しかも最大電源電圧を
向上させるようにした点にある。
有するセンス回路において、 ソースが電源に、ドレインがメモリセルに、ゲートが第
２の負荷トラフジ２夕のゲートに、それぞれ接続された
第１の負荷トランジスタと、ソースが電源に、ドレイン
がダミーセルに、ゲートが第１の負荷トランジスタのゲ
ートに、それぞれ接続され、かつゲートとドレインが接
続されている第２の負荷トランジスタと、 を設け、第１の負荷トランジスタと第２の負荷トランジ
スタとでカレントミラーを構成させるようにしたため、 第１の負荷トランジスタのドレインと第２の負荷トラン
ジスタのドレインとを入力とする差動増幅回路に、動作
余裕を十分とらせることができ、しかも最大電源電圧を
向上させるようにした点にある。
本発明の実施例の回路図を第４図に示す。ここで第１図
と同一要素については同一符号を付し、説明を省略する
。トランジスタ４１およびｔｏ’はｐチャンネルＭＯＳ
トランジッタで、それぞれメモリセル２０およびダミー
セル３０についての負荷トランジスタである。これらの
負荷トランジスタはカレントミラーを構成するよう接続
されている。即ち、両トランジヌタともにソースが電源
に接続され、それぞれのゲートが互いに接続され、トラ
ンジスタＩＯ＋のゲートとドレインとが接続されている
。それぞれのドレイン出力は、差動増幅器４０に入力さ
れる。なおトランジスタ１０す相互コンダクタンスｇｍ
はトランジスタ４１の相互コンダクタンクより大きい。
と同一要素については同一符号を付し、説明を省略する
。トランジスタ４１およびｔｏ’はｐチャンネルＭＯＳ
トランジッタで、それぞれメモリセル２０およびダミー
セル３０についての負荷トランジスタである。これらの
負荷トランジスタはカレントミラーを構成するよう接続
されている。即ち、両トランジヌタともにソースが電源
に接続され、それぞれのゲートが互いに接続され、トラ
ンジスタＩＯ＋のゲートとドレインとが接続されている
。それぞれのドレイン出力は、差動増幅器４０に入力さ
れる。なおトランジスタ１０す相互コンダクタンスｇｍ
はトランジスタ４１の相互コンダクタンクより大きい。
次に上述の回路の動作について説明する。第５図は電源
電圧Ｖ。ａ＝＝７７のときのメモリセルトランジスタｔ
、負荷トランジスタ４１および１０’の特性を示すグラ
フである。横軸はセンス４１ｓ、Ｌ、の電泣ＶＳ ｉｎ
または参照線Ｒ，Ｌ、の電位Ｖ８を示し、縦軸は各トラ
ンジスタを流れる電流を示す。実線はメモリトランジス
タｌの特性上爪し ｈｌ″と示された実線はデータが書
込まれていない状態での特性、′θ″と示された実線は
データが書込まれている状態での特性を表わす。一点鎖
線は負荷トランジスタｔｏ’の特性である。以上の３ｒ
ｉ：性は第３図のそれぞれ対応する特性細繊と同様の特
性となる。第５図で破線は負荷トランジスタ４１の特性
であり、第３図に破線で示す負荷トランジスタ４の特性
とは興なった特性となっている。これは負荷トランジス
タ４′の回路構成を負荷トランジスタ１０１に対してカ
レントミラーとなるようにしたため、負荷トランジスタ
４の特性が２乗特性でおるのに対し、負荷トランジスタ
４′の特性は３極管領域の特性となるためである。
電圧Ｖ。ａ＝＝７７のときのメモリセルトランジスタｔ
、負荷トランジスタ４１および１０’の特性を示すグラ
フである。横軸はセンス４１ｓ、Ｌ、の電泣ＶＳ ｉｎ
または参照線Ｒ，Ｌ、の電位Ｖ８を示し、縦軸は各トラ
ンジスタを流れる電流を示す。実線はメモリトランジス
タｌの特性上爪し ｈｌ″と示された実線はデータが書
込まれていない状態での特性、′θ″と示された実線は
データが書込まれている状態での特性を表わす。一点鎖
線は負荷トランジスタｔｏ’の特性である。以上の３ｒ
ｉ：性は第３図のそれぞれ対応する特性細繊と同様の特
性となる。第５図で破線は負荷トランジスタ４１の特性
であり、第３図に破線で示す負荷トランジスタ４の特性
とは興なった特性となっている。これは負荷トランジス
タ４′の回路構成を負荷トランジスタ１０１に対してカ
レントミラーとなるようにしたため、負荷トランジスタ
４の特性が２乗特性でおるのに対し、負荷トランジスタ
４′の特性は３極管領域の特性となるためである。
第５図に示されるように、ｖ８□。の値は、メモリセル
が６１”の状態では実線”■”と破線との交点Ａの横座
標値に相当する電圧’ｌとなり、メモリセルが０″の状
態では実線″０”と破線との交点Ｂの横座標に相当する
電圧ｖＢとなる。従ってｖｓｉ。の値はメモリセルの論
理状態によって■八またけＶＢをとる。
が６１”の状態では実線”■”と破線との交点Ａの横座
標値に相当する電圧’ｌとなり、メモリセルが０″の状
態では実線″０”と破線との交点Ｂの横座標に相当する
電圧ｖＢとなる。従ってｖｓｉ。の値はメモリセルの論
理状態によって■八またけＶＢをとる。
一方ダミーセルの論理状態は常に“Ｉ°″であるので、
参照線Ｒ８Ｌ、の電圧ｖＲは、実線”ｌ”と一点鎖線と
の交点Ｃの横座標に相当する電ＥＥＶＯとなる。
参照線Ｒ８Ｌ、の電圧ｖＲは、実線”ｌ”と一点鎖線と
の交点Ｃの横座標に相当する電ＥＥＶＯとなる。
第５図に示すように本実／Ｍ例によれば電源電圧Ｖｏ。
＝’７Ｖの場合であってもＶｉ−ｖＢの振暢が十分確１
呆でき、ＶＡ＜ＶＣ＜ＶＢであるため動作可能である。
呆でき、ＶＡ＜ＶＣ＜ＶＢであるため動作可能である。
なお負荷トランジスタがおよび１０１の相互コンダクタ
ンヌｇｍが互いに等しい場合は、第５図の点へと点Ｃが
重なってし捷い動作不能となるので、負荷トランジスタ
１０’の相互コンダクタン７ｇｍは、負荷トランジスタ
４１の相互コンダクタンヌより大きくする必要がめる。
ンヌｇｍが互いに等しい場合は、第５図の点へと点Ｃが
重なってし捷い動作不能となるので、負荷トランジスタ
１０’の相互コンダクタン７ｇｍは、負荷トランジスタ
４１の相互コンダクタンヌより大きくする必要がめる。
第３図に示す従来技術に係る回路の動作では、両負荷ト
ランジヌタ４．１＝′よび１０の特性がともに２乗特性
をもっていたために、電源電圧を高くとると動作余裕が
低下し、ついには動作不能の状態となる。しかし第５図
に示す本発明に係る回路の動作では、参照電圧ＶＲは２
乗特性をもつ負荷トランジスタｔｏ’の特性で定するが
、ｖＳｉ。ば３極管領域の特性をもつ負荷トランジスタ
４′の特性で定まるため、動作余裕が向上し、高い電源
電圧でも動作可能となる。なお、本実施列で負荷トラン
ジ７り４１およびＩＯ＋にはＰチャンネルのものを用い
たが、電源の極性を変える等の変更を行なえばｎチャン
ネルのものを用いることもできる。
ランジヌタ４．１＝′よび１０の特性がともに２乗特性
をもっていたために、電源電圧を高くとると動作余裕が
低下し、ついには動作不能の状態となる。しかし第５図
に示す本発明に係る回路の動作では、参照電圧ＶＲは２
乗特性をもつ負荷トランジスタｔｏ’の特性で定するが
、ｖＳｉ。ば３極管領域の特性をもつ負荷トランジスタ
４′の特性で定まるため、動作余裕が向上し、高い電源
電圧でも動作可能となる。なお、本実施列で負荷トラン
ジ７り４１およびＩＯ＋にはＰチャンネルのものを用い
たが、電源の極性を変える等の変更を行なえばｎチャン
ネルのものを用いることもできる。
次に従来技術に係る回路に対して、本発明に係る回路の
動作余裕が向上する原理について定性的に説明する。従
来技術に係る負値トランジスタ４を流れる電流を工とす
れば、■は式（１１で表わされる。
動作余裕が向上する原理について定性的に説明する。従
来技術に係る負値トランジスタ４を流れる電流を工とす
れば、■は式（１１で表わされる。
工；β（■Ｃｏ−ｖＴＨ−ＶＤｓ” ””” （１）こ
こで■。０け電源電圧、ｖＴＨけしきい値電圧、ＶＤＳ
は負荷トランジスタ４のドレイン−ソース間電圧、βは
定数である。式（ｔ）は第３図の破線に示す特性の方程
式に相当する。従ってＶＢ−ＶＡＯ値はこの特性曲線の
微係数（第３図の直線ＰＰ’の傾き）にほぼ比例する。
こで■。０け電源電圧、ｖＴＨけしきい値電圧、ＶＤＳ
は負荷トランジスタ４のドレイン−ソース間電圧、βは
定数である。式（ｔ）は第３図の破線に示す特性の方程
式に相当する。従ってＶＢ−ＶＡＯ値はこの特性曲線の
微係数（第３図の直線ＰＰ’の傾き）にほぼ比例する。
そこで式（１）をＶＤＳで偏微分すると式（２）が得ら
れる。
れる。
Ｄ工／ｃＪｖ−−２β（■Ｃｏ −■Ｄ８−ｖＴＨ）
”’ （２）ＤＳ − 一方本発明に係る負荷トランジスタ４１を帷れる電流全
工１とすれば、負荷トランジスタ４′は３極管領域で動
作しているため、工９は式（３）で表わされる。
”’ （２）ＤＳ − 一方本発明に係る負荷トランジスタ４１を帷れる電流全
工１とすれば、負荷トランジスタ４′は３極管領域で動
作しているため、工９は式（３）で表わされる。
工１＝β（２（ＶｏＳ−ＶＴＨ） ＶＤｓ−ＶＤ８２
） 、、、 （３）ここで■ ばしきい値歯、圧、ｖＧ
Ｓ Ｉ ＶＤＳばそれぞＴＨ れ負荷トランジスタ４１のゲートーソーヌ間電圧。
） 、、、 （３）ここで■ ばしきい値歯、圧、ｖＧ
Ｓ Ｉ ＶＤＳばそれぞＴＨ れ負荷トランジスタ４１のゲートーソーヌ間電圧。
ドレイン−ソース間電圧である。これ” ＶＤＳで偏微
分すると式（４）が得られる。
分すると式（４）が得られる。
９工’／”ＶＤＢ−β（２（ｖＧＳ −ＶＴＨ） ２ｖ
ＤＳ ）・・・・・・ （４） トランジスタ４１のゲートはドレインにｍＷＲされてい
るため、トランジスタ４１について■。Ｓ＝■Ｄｓとな
る。よって式（４）は式（５）のようになる。
ＤＳ ）・・・・・・ （４） トランジスタ４１のゲートはドレインにｍＷＲされてい
るため、トランジスタ４１について■。Ｓ＝■Ｄｓとな
る。よって式（４）は式（５）のようになる。
ａ工′／θ■ ＝−２β■ ・・・・・・・・・・・・
（５）ＤＳ ＴＨ 式（２）で表わされるＤ工／θ■ＤＳ および式で５）
で表わされるＤＩ’ ／ ｃ３ ＶＤＳは、前述のよう
にそれぞれ従来技術および本発明に係るセンス回路のｖ
Ｂ −ＶＡＯ値に比例した量、即ち、直線ＰＰ’および
Ｑ、Ｑ、’の傾きである。これらの大小関係を調べるた
めに式（５）から式（２）を減じると１．９工１／ｃｌ
ｖＤｓ−（ＩＩ／ａＶＩｌｓ＝２β” ■ｃａ ” ｖ
ＴＨ） ＶＤＳ ） ” ｒｅ）ここで■。。−２ｖＴ
Ｈ＞ＶＤｓとすれば、式（６）右辺は常に正、叩ｂ ａ
Ｉ’／ａＶＤｓ＞ａ工／ａ Ｖ、８ドア ル。
（５）ＤＳ ＴＨ 式（２）で表わされるＤ工／θ■ＤＳ および式で５）
で表わされるＤＩ’ ／ ｃ３ ＶＤＳは、前述のよう
にそれぞれ従来技術および本発明に係るセンス回路のｖ
Ｂ −ＶＡＯ値に比例した量、即ち、直線ＰＰ’および
Ｑ、Ｑ、’の傾きである。これらの大小関係を調べるた
めに式（５）から式（２）を減じると１．９工１／ｃｌ
ｖＤｓ−（ＩＩ／ａＶＩｌｓ＝２β” ■ｃａ ” ｖ
ＴＨ） ＶＤＳ ） ” ｒｅ）ここで■。。−２ｖＴ
Ｈ＞ＶＤｓとすれば、式（６）右辺は常に正、叩ｂ ａ
Ｉ’／ａＶＤｓ＞ａ工／ａ Ｖ、８ドア ル。
実際には各トランジスタは■−２ｖＴＨ〉■Ｄ８Ｃ
なる領域で動作している。従って直線ｐｐ’の傾きより
直線ＱＱ’のｐ＝の方が常に緩やかになり、本発明に係
るセンス回路のＶＢ−ＶＡＯ値は、従来技術に係る七ン
ヌ回路に比べて大きくなる。
直線ＱＱ’のｐ＝の方が常に緩やかになり、本発明に係
るセンス回路のＶＢ−ＶＡＯ値は、従来技術に係る七ン
ヌ回路に比べて大きくなる。
以上のとおり本発明によれば、センス回路において、負
荷トランジスタの一方を３極管領域で動作させるように
したため、最大動作電源電圧を向上させることができる
とともに動作余裕も向上させることができる。
荷トランジスタの一方を３極管領域で動作させるように
したため、最大動作電源電圧を向上させることができる
とともに動作余裕も向上させることができる。
第１図は従来技術に係るセンス回路の回路図、第２図は
第１図に示す回路において電源電圧が５■のときの各ト
ランジスタの特性を示すグラフ、第３図は第１図に示す
回路において電源電圧が７７のときの各トランジスタの
特性を示すグラフ、第４図は本発明に係るセンス回路の
実施列の回路図、第５図は第４図に示す回路において電
源電圧が７ｖのときの各トランジスタの特性を示すグラ
フ。 １・・・メモリセルトランジスタ、２，３・・・トラン
スファトランジスタ、４．４’・・・負荷トランジスタ
、５．６，７，８．９用差動増幅回路用トランジヌタ、
ｔｏ、 ｔｏ’・・・負荷トランジスタ、１１．１２・
・・トランスファトランジスタ、１３・・・ダミートラ
ンジスタ、２０・・・メモリセル、３ｏ・・・ダミーセ
ル、４ｏ・・・差動増幅回路。
第１図に示す回路において電源電圧が５■のときの各ト
ランジスタの特性を示すグラフ、第３図は第１図に示す
回路において電源電圧が７７のときの各トランジスタの
特性を示すグラフ、第４図は本発明に係るセンス回路の
実施列の回路図、第５図は第４図に示す回路において電
源電圧が７ｖのときの各トランジスタの特性を示すグラ
フ。 １・・・メモリセルトランジスタ、２，３・・・トラン
スファトランジスタ、４．４’・・・負荷トランジスタ
、５．６，７，８．９用差動増幅回路用トランジヌタ、
ｔｏ、 ｔｏ’・・・負荷トランジスタ、１１．１２・
・・トランスファトランジスタ、１３・・・ダミートラ
ンジスタ、２０・・・メモリセル、３ｏ・・・ダミーセ
ル、４ｏ・・・差動増幅回路。
Claims (1)
- 【特許請求の範囲】 しメモリセルの論理状態を検出する半導体メモリ用セン
ス回路であって、 前記メモリセルを構成するメモリセルトランジスタと同
一特性のトランジスタをダミートランシヌタとして有す
るダミーセルと、 ソースが、゛電源に、ドレインが前記メモリセルに、ゲ
ートが第２の負荷トランジスタのゲートに、それぞれ接
続された第１の負荷トランジスタと、 ソースが電源に、ドレ・インが前記ダミーセルに、ゲー
トが前記第１の負荷トランジスタのゲートに、それぞれ
接続され、かつゲートとドレインが接続されている第２
の負荷トランジスタと、 前記第１の負荷トランジスタのドレインと、前記第２の
負荷トランジスタのドレインと、を入力とする差動増幅
回路と、 をそなえることを特徴とする半導体メモリ用センス回路
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59000576A JPS60145593A (ja) | 1984-01-06 | 1984-01-06 | 半導体メモリ用センス回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59000576A JPS60145593A (ja) | 1984-01-06 | 1984-01-06 | 半導体メモリ用センス回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60145593A true JPS60145593A (ja) | 1985-08-01 |
| JPH0467278B2 JPH0467278B2 (ja) | 1992-10-27 |
Family
ID=11477534
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59000576A Granted JPS60145593A (ja) | 1984-01-06 | 1984-01-06 | 半導体メモリ用センス回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60145593A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003085966A (ja) * | 2001-09-07 | 2003-03-20 | Canon Inc | 磁気メモリ装置の読み出し回路 |
| JP2003085967A (ja) * | 2001-09-07 | 2003-03-20 | Canon Inc | 磁気メモリ装置の読み出し回路 |
| JP2010020846A (ja) * | 2008-07-11 | 2010-01-28 | Sanyo Electric Co Ltd | 半導体記憶装置の読み出し回路 |
| JP2012074900A (ja) * | 2010-09-28 | 2012-04-12 | Toshiba Corp | ルックアップテーブル回路およびフィールドプログラマブルゲートアレイ |
-
1984
- 1984-01-06 JP JP59000576A patent/JPS60145593A/ja active Granted
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003085966A (ja) * | 2001-09-07 | 2003-03-20 | Canon Inc | 磁気メモリ装置の読み出し回路 |
| JP2003085967A (ja) * | 2001-09-07 | 2003-03-20 | Canon Inc | 磁気メモリ装置の読み出し回路 |
| JP2010020846A (ja) * | 2008-07-11 | 2010-01-28 | Sanyo Electric Co Ltd | 半導体記憶装置の読み出し回路 |
| JP2012074900A (ja) * | 2010-09-28 | 2012-04-12 | Toshiba Corp | ルックアップテーブル回路およびフィールドプログラマブルゲートアレイ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0467278B2 (ja) | 1992-10-27 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |