JPS601717B2 - センス回路 - Google Patents

Description

【発明の詳細な説明】 この発明は、センスアンプに関し、特に絶縁ゲート型電
界効果トランジスタ（以下、ＭＩＳＦＥＴという。

）を形成するか否かにより書き込みがなされる固定記憶
装置におけるセンスアンプを対象とする。固定記憶装置
の読み出し‘よ、選択したビットにＭＩＳＦＥＴが形成
されているか否か、すなわち“０”又は“１”が書き込
まれているか否かを、共通負荷肌ＳＦＥＴと、記憶ＭＩ
ＳＦＥＴとにより決定されるレベルにより制御する。

ＭＳＦＥＴが形成されないビットは、負荷ＭＩＳＦＥＴ
による電源電圧レベルが得られ、一方、ＭＩＳＦＥＴが
形成されているビットは、負荷ＭＩＳＦＥＴと記憶ＭＩ
ＳＦＥＴとのコンダクタンス比により定まる基準電位側
レベルが得られる。このように、出力線電圧をほぼ電源
電圧にわたつて変化させようとする場合、出力線には比
較的大きな寄生容量を有するものであるため、比較的大
きな放電時間を要し、読み出し時間が遅くなるという問
題があった。

ＭＩＳＦＥＴにあっては、そのしきい値電圧等の諸特性
のバラッキが大きく、このため上述のようなセンスアン
プを構成する場合、入力信号の振幅レベルを大きく探ら
ざるを得ないのである。

この発明は、上罰折絹鷲富点を解決するためなされたも
ので、その目的とするところは、高速化を図ったセンス
回路を提供することにある。この発明の一実施例は、同
一半導体集積回路に形成された負荷ＭＳＦＥＴの導亀率
８Ｌと駆動ＭＩＳＦＥＴの導電率８ｗとのサイズ比８ｒ
（＝８ｗ／８Ｌ）は、相対的に一定となることを利用し
、入力信号振幅を分圧回路を機成するＭＩＳＦＥＴのサ
イズ比及び記憶ＭＩＳＦＥＴを含ませた場合のサイズ比
により規定するとともに、センスアンプを構成する初段
増幅回路におけるサイズ比を上記両サイズ比の中間にな
るよう設定するものである。

以下、実施例により、この発明を具体的に設類する。

第１図は、この発明の一実施例を示す回略図である。

この実施例におけるセンスアップは、出力線の一方の電
圧（記憶ＭＩＳＦＥＴが形成されていない場合における
出力電圧）を規定するための分圧回路８ｎと、出力線の
信号の“０”／“１”を判定するとともに、所定の出力
信号レベルを得る増幅回路Ａｎとにより構成される。

すなわち、分圧回路の具体的回路は、分圧回路Ｂ，に示
すように、ディプレッション型ＭＩＳＦＥＴＱ，と、ェ
ンハンスメ‐ント型ＭＩＳＦＥＴＱ２とを直列接続し、
その接続点にそれぞれのゲートを接続して分圧回路を構
成し、出力線に該分圧電圧を供給するものである。

一方、増幅回路の具体的回路は、増幅回路Ａ，に示すよ
うに、ディプレッション型負荷ＭＩＳＦＥＴ（Ｑ３，Ｑ
５，Ｑ７，Ｑ）と、エンハンスメント型ＭＩＳＦＥＴ（
Ｑ４，Ｑ６，Ｑ８，Ｑ，ｏ）とをそれぞれ直列接続して
なる増幅回路Ｑ３，Ｑ４〜Ｑ９，Ｑ，ｏを縦続して構成
される。

そして、分圧回路におけるＭＩＳＦＥＴ（Ｑ，，Ｑ２）
のサイズ比８ｒ，（＝８Ｑ２／ＰＱ，）とし、記憶ＭＩ
ＳＦＥＴ（Ｑｃａ）を含めたサイズ比８ｒ３（＝３Ｑ２
十８Ｑｃｎ／８Ｑ，）とした場合、増幅回路を構成する
各段のサイズ比、特に初段増幅回路のサイズ比８ｒ２（
＝８Ｑ４／８Ｑ３）は、次式｛１｝を満足するように設
定するものである。

８ｒ ３ ＞８ｒ２ ＞８ｒ， ………【
１’以上のことは、他の出力線の分圧回路Ｂｎ、増幅回
路Ａｎについても同様である。

以上構成の実施例によれば、出力線における信号レベル
は、選択されたビットに記憶ＭＩＳＦＥＴ（Ｑｃｎ）が
形成されていない場合、出力線の電圧は分圧回路のみの
サイズ比により規定されるレベルとなり、一方、選択さ
れたビツドに記憶ＭＩＳＦＥＴ（Ｑｃｎが形成されてい
る場合、分圧回路の駆動ＭＩＳＦＥＴ（Ｑ２）に記憶Ｍ
ＩＳＦＥＴ（Ｑｃｎ）が並列接続されることとなって、
この両者のＭＩＳＦＥＴ（Ｑ２，Ｑｃａ）と負荷ＭＩＳ
ＦＥＴ（Ｑ，）とのサイズ比により規定されるレベルと
なる。

すなわち、第２図の入出力特性図において、特性曲線そ
ａは分圧回路のものであり、分圧電圧は、駆動ＭＩＳＦ
ＥＴ（Ｑ２）のゲートとドレィンが接続されるため、入
力Ｖｉ＝出力Ｖｏ直線との交点ａのレベルとなる。そし
て、特性曲線そｂは記憶ＭＩＳＦＥＴ（Ｑｃａ）を含む
場合の特性曲線であり、この場合の分圧電圧は上記同様
に交点ｂのレベルとなる。また、初段増幅回路の入出力
特性は、そのサィズ比を上述のように設定することによ
り、特性曲線そｃを得ることができる。

このため、入力信号は交点ａ〜ｂ間で振れることとなり
、初段増幅回路は、交点ｃをロジックスレッショルドと
して、“０”／“１”を判定するものとなる。

したがって、上読谷回路のサイズ比を適当に選ぶことに
より、入力信号の振幅を０．２Ｖ程度にすることは容易
となる。

すなわち、これらの回路を１つの半導体基板上に近接し
て構成することにより、プロセス上のバラッキを考慮し
ても、上記ａ〜ｃ交点の電圧の相対差は±２０〜３皿Ｖ
以内になるからである。

これにより、入力信号の振幅を十分小さくすることがで
きるから、出力遅延時間が大幅に減少し、高速動作化が
図れるものとなる。例えば、高レベル入力を２．１Ｖと
し、低レベル入力を１．０Ｖとした設計の下でも、遅延
時間を７０〜１１位はとすることができ、従釆の固定記
憶装置における遅延時間１３０〜１５仇もより少なくす
ることができる。

さらに、上述のように０．２Ｖの入力信号振幅とすれば
、５０Ｂ程度の遅延時間とすることも可能である。なお
、電源電圧を５Ｖとし、５Ｖ振幅の出力信号を得るため
には、上記入力に対して増幅率を１０〜２５とする必要
があるが、各段の増幅回路のサイズ比を４〜５に選ぶこ
とにより４段程度で上記増幅率を得ることは十分可能で
ある。

なお、第１図において、１はデコーダ回路であり、所定
のビット列を指定するためのものである。

そして、第３図は、動作波形図であり、デコーダ信号Ｄ
ｈ のレベルが記憶ＭＩＳＦＥＴ（Ｑｃａ） のしきし
、値電圧に達したとき、この肌ＳＦＥＴ（Ｑｃａが○Ｎ
しはじめるため、入力Ｖ１ｎのレベルが上記交点ａより
ｂに変化するものである。

上記入力信号Ｖ１ｎが初段増幅回路のロシックスレッシ
ョルド（前記交点ｃ）に達したとき、反転出力ＶＵが得
られるものとなる。

遅延時間ｔｄは、テコーダ出力Ｄが記憶 ＭＩＳＦＥＴ（Ｑｃａ）のしきい値電圧に達してから、
反転出力Ｖｏが得られるまでの時間である。

この実施例において、第２段目Ｇ汎降の増幅回路のサイ
ズ比は、初段増幅回路のサイズ比と同一にする必要はな
いが、前段の増幅回路の出力振幅を考慮して、そのロジ
ックスレツショルドがその振幅内に入るように設定しな
ければならない。このため、これらの増幅回路のサイズ
比は、初段増幅回路のサイズ比と同一にすることが上記
の考慮を必要としないから好ましい。また、増幅回路の
段数は、入力信号の振幅及び必要とする出力振幅を考慮
して設定されるものである。

この発明は、前記実施例に限定されず、例えば負荷ＭＩ
ＳＦＥＴ（Ｑ，，Ｑ・・・・・・）等は、ェンハンスメ
ント型ＭＩＳＦＥＴとしてもよい。

さらにＭＩＳＦＥＴの導電型は、電源電圧を考慮して選
ぶべきものである。図面の簡単な説明第１図は、この発
明の一実施例を示す回路図であり、第２図は、この実施
例回路を説明するための入出力特性図であり、第３図は
動作波形図である。

１…デコーダ回路、Ｂ，〜Ｂ３…分圧回路、ん〜Ａ３・
・・増幅回路。

素ー図 菊Ｚ図 藷３図

Claims (1)

【特許請求の範囲】
1. １ ＭＩＳＦＥＴを形成するか否かにより書き込みがな
   される固定記憶装置におけるセンス回路であって、出力
   線に所定の電圧を供給するＭＩＳＦＥＴにより構成され
   た分圧回路と、該分圧電圧を規定する負荷ＭＩＳＦＥＴ
   と駆動ＭＩＳＦＥＴとのサイズ比βｒ＿１より大きく、
   かつ、記憶ＭＩＳＦＥＴを含む場合の上記分圧回路のサ
   イズ比βｒ＿３より小さな負荷ＭＩＳＦＥＴと駆動ＭＩ
   ＳＦＥＴとのサイズ比βｒ＿２を有する初段増幅回路と
   、該増幅出力を増幅し、所定の信号レベルを得る出力回
   路とを具備することを特徴とするセンス回路。