JPS60146162A - エミツタ結合論理ゲ−トの試験方法 - Google Patents
エミツタ結合論理ゲ−トの試験方法Info
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- JPS60146162A JPS60146162A JP59002202A JP220284A JPS60146162A JP S60146162 A JPS60146162 A JP S60146162A JP 59002202 A JP59002202 A JP 59002202A JP 220284 A JP220284 A JP 220284A JP S60146162 A JPS60146162 A JP S60146162A
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- Japan
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- emitter
- logic gate
- test signal
- voltage
- supply terminal
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- Pending
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-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
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- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（ａ） 発明の技術分野
本発明はエミッタ結合論理グー） （ＥＣＬ）特にプリ
ント配線板あるいは完成組立体（以下プリント板ン等中
間あるいは完成実装体に搭載して組込まれたＥＣＬの試
験に関する。
ント配線板あるいは完成組立体（以下プリント板ン等中
間あるいは完成実装体に搭載して組込まれたＥＣＬの試
験に関する。
（ｂ） 技術の背景
ＥＣＬは回路を構成するすべてのトランジスタを飽和領
域迄駆動することなくオフか活性領域かの非飽和領域で
動作させ蓄積時間による遅れを伴うことなく高速のスイ
ッチングにより論理動作を行うことが出来る。その為論
理動作における電力消費は大きいが高速動作を期待する
用途に供されていることは公知の通りである。またＥＣ
Ｌも他のＴＴＬ、ＭＯＳにおける集積化と同様半導体に
おける集積化技術の発達に伴い集積化回路素子（ＩＣ）
として提供されるようになった。
域迄駆動することなくオフか活性領域かの非飽和領域で
動作させ蓄積時間による遅れを伴うことなく高速のスイ
ッチングにより論理動作を行うことが出来る。その為論
理動作における電力消費は大きいが高速動作を期待する
用途に供されていることは公知の通りである。またＥＣ
Ｌも他のＴＴＬ、ＭＯＳにおける集積化と同様半導体に
おける集積化技術の発達に伴い集積化回路素子（ＩＣ）
として提供されるようになった。
（ｅ） 従来技術と問題点
第１図に従来および本発明の一実施例におけるＥＣＬの
構成側図を示す。Ｑｔａ、Ｑ山＋ Ｑｘ Ｉ Ｑｓ Ｈ
Ｑ４はバイポーラＮＰＮ形トランジスタ、ＲＰ、ＩるＥ
＋ＲＴは抵抗である。
構成側図を示す。Ｑｔａ、Ｑ山＋ Ｑｘ Ｉ Ｑｓ Ｈ
Ｑ４はバイポーラＮＰＮ形トランジスタ、ＲＰ、ＩるＥ
＋ＲＴは抵抗である。
図に示すようにＥＣＬはカーレントスイッチとなる１対
のトランジスタのエミッタを結合して動作させ入力側の
ＱａまたはＱ＋ｂのベース電圧が基準電圧側のベース電
圧Ｖｒｅｆより高い場合はＱｔａまたはＱ＋ｂが導通す
ると共にＱ２が非導通となり、逆に低い場合はＱｌＢお
よびＱ＋ｂの何れも非導通ｒ Ｑ２は導通となるように
、定冗状態では対となる一方のトランジスタに電流が流
れている。そして通常は負荷駆動能力を高めると共にＱ
ｔａまたはＱ＋ｂあるいはＱ２のコレクタ側に得られた
入力信号の高低レベルを元のベースレベルに戻すためエ
ミッタ７オロワによる出力トランジスタＱ３． Ｑ、が
付加される。第１図の例はＦ； ＣＬ Ｋよる２人カオ
ア／ノアゲート（ＯＲ／Ｎ０Ｒ）である。
のトランジスタのエミッタを結合して動作させ入力側の
ＱａまたはＱ＋ｂのベース電圧が基準電圧側のベース電
圧Ｖｒｅｆより高い場合はＱｔａまたはＱ＋ｂが導通す
ると共にＱ２が非導通となり、逆に低い場合はＱｌＢお
よびＱ＋ｂの何れも非導通ｒ Ｑ２は導通となるように
、定冗状態では対となる一方のトランジスタに電流が流
れている。そして通常は負荷駆動能力を高めると共にＱ
ｔａまたはＱ＋ｂあるいはＱ２のコレクタ側に得られた
入力信号の高低レベルを元のベースレベルに戻すためエ
ミッタ７オロワによる出力トランジスタＱ３． Ｑ、が
付加される。第１図の例はＦ； ＣＬ Ｋよる２人カオ
ア／ノアゲート（ＯＲ／Ｎ０Ｒ）である。
従来より情報処理に使用する論理回路はＮＯＲ。
ＮＡ、ＮＤのような組合せ回路と組合せ回路を更に結合
して得るラッチ、レジスタ、フリップフロップ回路（Ｆ
Ｆ）等のような順序回路を数多く組合せて構成されＩＣ
として提供されている。
して得るラッチ、レジスタ、フリップフロップ回路（Ｆ
Ｆ）等のような順序回路を数多く組合せて構成されＩＣ
として提供されている。
しかしＩＣの入出力部分における相互結合の関係は第１
図の細線に示すように基本回路と変ることはない。第２
図はＥＣＬに４よるＩＣ相互間の結合を示すモデル図を
示す。説明の都合により回路が省略しであるが図におい
て２０ａａは接続前段ＩＣ２０ａの一部回路、 ２０ｂ
ｂは後続ＩＣ２０ｂの一部回路Ｊ Ｑ２Ｉａ ｒ ｐｕ
ｂ 、 Ｑ２３４ ＋ｔａｂは第１図のＱ＋ａ＋Ｑｓａ
に対応しているとして配置しである。プリント板上にお
けるＥＣＬの出力および後続段の人力はこのように接続
されており、プリント板の論理動作に謬すが発生して各
ＩＣの動作特性の一部である入出力部を点検試験する際
にも出来るだけＩＣ２０ａ。
図の細線に示すように基本回路と変ることはない。第２
図はＥＣＬに４よるＩＣ相互間の結合を示すモデル図を
示す。説明の都合により回路が省略しであるが図におい
て２０ａａは接続前段ＩＣ２０ａの一部回路、 ２０ｂ
ｂは後続ＩＣ２０ｂの一部回路Ｊ Ｑ２Ｉａ ｒ ｐｕ
ｂ 、 Ｑ２３４ ＋ｔａｂは第１図のＱ＋ａ＋Ｑｓａ
に対応しているとして配置しである。プリント板上にお
けるＥＣＬの出力および後続段の人力はこのように接続
されており、プリント板の論理動作に謬すが発生して各
ＩＣの動作特性の一部である入出力部を点検試験する際
にも出来るだけＩＣ２０ａ。
ｂをプリント板より取脱すことな〈実施することが望ま
しいので、通常従来は第２図に示すように電源正極供給
端子（Ｖｃｃ）、および負極端子（ｖＫＥ）を接地電位
とし、補助電源供給端子（ＶＴ）を開放状態（Ｏｐｅｎ
）にして、前段出力（ＯＵＴ）と後続段入力（ＩＮ）の
両端子接続部にブロービング手段により正および負の電
圧を直流的に印加し、その極性。
しいので、通常従来は第２図に示すように電源正極供給
端子（Ｖｃｃ）、および負極端子（ｖＫＥ）を接地電位
とし、補助電源供給端子（ＶＴ）を開放状態（Ｏｐｅｎ
）にして、前段出力（ＯＵＴ）と後続段入力（ＩＮ）の
両端子接続部にブロービング手段により正および負の電
圧を直流的に印加し、その極性。
電圧値と対応して該ブロービング手段に流出入する電流
値との相関に得られるダイオード的性を判定して該ＩＣ
における入出力部の良否判定を行っていた。しかしこの
状態では流入電流は試験信号が正極時には■十のように
２方向に分岐し仙極時には■−のように流出するので良
否の判定に熟練を要し的確な判定を下すのが困難な欠点
を有［７ていた。
値との相関に得られるダイオード的性を判定して該ＩＣ
における入出力部の良否判定を行っていた。しかしこの
状態では流入電流は試験信号が正極時には■十のように
２方向に分岐し仙極時には■−のように流出するので良
否の判定に熟練を要し的確な判定を下すのが困難な欠点
を有［７ていた。
（ｄ） 発明の目的
本発明の目的は上記の欠点を除去するためプリント板上
におけるＥＣＬの入出力部における良否の識別が容易な
試験方法を提供しようとするものである。
におけるＥＣＬの入出力部における良否の識別が容易な
試験方法を提供しようとするものである。
（ｅ） 発明の構成
この目的は、エミッタ結合論理ゲートよりなる集積回路
素子を複数個搭載して構成する中間あるいは完成実装体
における試験システムにおいて。
素子を複数個搭載して構成する中間あるいは完成実装体
における試験システムにおいて。
試験装置は該実肢体に搭載した集積回路素子におけるエ
ミッタ結合論理ゲートの入出力端子をプロービングする
手段、実装体における電源正極供給端子、負極端子、ま
たは補助電源供給端子の何れかを選択接続するスイッチ
手段、該ブロービング手段を介しエミッタ結合論理ゲー
トの入出力端子に正ならびに負の掃引電圧を送出する試
験信号発生手段およびブロービング手段を介し印加され
る電圧値および該電圧の印加に伴って発生する流出入電
流値を検出する手段を具備し、試験装置に装着した実装
体における試験対象のエミッタ結合論理ゲートの入出力
端子をグローピングすると共に。
ミッタ結合論理ゲートの入出力端子をプロービングする
手段、実装体における電源正極供給端子、負極端子、ま
たは補助電源供給端子の何れかを選択接続するスイッチ
手段、該ブロービング手段を介しエミッタ結合論理ゲー
トの入出力端子に正ならびに負の掃引電圧を送出する試
験信号発生手段およびブロービング手段を介し印加され
る電圧値および該電圧の印加に伴って発生する流出入電
流値を検出する手段を具備し、試験装置に装着した実装
体における試験対象のエミッタ結合論理ゲートの入出力
端子をグローピングすると共に。
試験装置の制御部は選択手段をして正極供給端子。
負極端子、または補助電源供給端子を逐一選択せしめ、
非選択となる他の端子を開放状態に保持する接続制御を
実行し、試験信号発生手段をしてブロービング手段と選
択手段の接続する端子間に試験信号を送出せしめて検出
手段に４？）られる端子毎の電圧／電流特性により該論
理ゲートの良否を判定することを特徴とするエミッタ結
合ｔｌｉｉｉｉ理ゲートの試験方法を提供することによ
って達成することが出来る。
非選択となる他の端子を開放状態に保持する接続制御を
実行し、試験信号発生手段をしてブロービング手段と選
択手段の接続する端子間に試験信号を送出せしめて検出
手段に４？）られる端子毎の電圧／電流特性により該論
理ゲートの良否を判定することを特徴とするエミッタ結
合ｔｌｉｉｉｉ理ゲートの試験方法を提供することによ
って達成することが出来る。
（ｆ） 発明の実施例
以下図面を参照しつ＼本発明の一実施例について説明す
る。
る。
第３図は本発明の一実施例におけるエミッタ結合論理ゲ
ー） （ＥＣＬ）の試験方法によるブロック図。
ー） （ＥＣＬ）の試験方法によるブロック図。
第４図（ａ） 、 （ｂ） 、第５図（ａ） 、 （ｂ
）および第６図（ａ） 、 （ｂ）は本実施例の試験方
法の各手順における電圧印加選択状態と対応する電圧電
流特性側図を示す。図において１は試験装置、２け被試
験体のＥＣＬによるＩＣを搭載したプリント板、１０は
制御部。
）および第６図（ａ） 、 （ｂ）は本実施例の試験方
法の各手順における電圧印加選択状態と対応する電圧電
流特性側図を示す。図において１は試験装置、２け被試
験体のＥＣＬによるＩＣを搭載したプリント板、１０は
制御部。
１１は試験信号発生部、１２ａは試験信号の電圧値およ
び極性を検出し、対応して流出入する電流値を検出する
電圧電流検出部。１２ｂは該電圧値。
び極性を検出し、対応して流出入する電流値を検出する
電圧電流検出部。１２ｂは該電圧値。
極性および電流値を表示または６己録出力する表示出力
部、１３ａ、ｂ、ｃはスイッチ部および１４はプローバ
である。
部、１３ａ、ｂ、ｃはスイッチ部および１４はプローバ
である。
２０ａ、ｂ、ｃ・・・・・はＥＣＬによって構成される
ＩＣを示す。更に２０ａａ 、 ２０ｂｂは第２図と同
様２０ａ。
ＩＣを示す。更に２０ａａ 、 ２０ｂｂは第２図と同
様２０ａ。
２０ｂの一部回路ｒ Ｑ２＋ａ ＋ Ｑ２１ｂ ｒ Ｑ
２ｓａ＋Ｑ２ｓｂはバイポーラＮＰＮ形トランジスタお
よびＲＰ、ＲＥ、ＲＴは抵抗である。
２ｓａ＋Ｑ２ｓｂはバイポーラＮＰＮ形トランジスタお
よびＲＰ、ＲＥ、ＲＴは抵抗である。
図の構成部材を示す符号で従来のそれと共通の符号を有
する構成部材と共通の機能と特性を有する。
する構成部材と共通の機能と特性を有する。
制御部１０は例えばマイクロプロセッサ（ＭＰＵ）によ
って構成され２図示省略したが記憶機能に保持する制御
プログラムおよび制御データに従って構成各部を制御し
、プリント板２上におけるＩＣ２０ａ、ｂ、ｃ・・・・
・・のＥＣＬにおける入出力部の良否を識別する試験を
実行する。試験信号発生部１１は制御部１０の送出する
クロックに従い正および負電圧による鋸歯状波形または
う／ブ状波形を電圧電流検出部１２ａを介しプローバ１
４に送出する。表示出力部１２ｂはブラウン管表示また
は記録計により電圧電流検出部１２ａの検出出力をＸＹ
表示する。スイッチ部ｉ３ａ、１３ｂ、１３ｃは制御部
１０の制御に従ってプリント板２のＶｃｃ、 ＶＥＲお
よびＶＴ端子を選択接地して試験信号の帰路を選択する
機能を構成する。尚スイッチ部１３ａ、ｂ。
って構成され２図示省略したが記憶機能に保持する制御
プログラムおよび制御データに従って構成各部を制御し
、プリント板２上におけるＩＣ２０ａ、ｂ、ｃ・・・・
・・のＥＣＬにおける入出力部の良否を識別する試験を
実行する。試験信号発生部１１は制御部１０の送出する
クロックに従い正および負電圧による鋸歯状波形または
う／ブ状波形を電圧電流検出部１２ａを介しプローバ１
４に送出する。表示出力部１２ｂはブラウン管表示また
は記録計により電圧電流検出部１２ａの検出出力をＸＹ
表示する。スイッチ部ｉ３ａ、１３ｂ、１３ｃは制御部
１０の制御に従ってプリント板２のＶｃｃ、 ＶＥＲお
よびＶＴ端子を選択接地して試験信号の帰路を選択する
機能を構成する。尚スイッチ部１３ａ、ｂ。
Ｃは機械接点による構成を示したがオフ時における漏洩
電流を無視出来るレベルに抑制出来ればＥＣＬ構成によ
るアナログスイッチまたは１３ａ＝ｃをマルチプレクサ
のような手段に置換えることが出来る。本実施例では以
上のように構成されているので、制御部１０は第１手順
としてスイッチ部１３ａをオン、スイッチ部１３ｂ、１
３ｃをオフとして試験信号発生部１１を作動して試験信
号を送出せしめプローバ１４を介してＱ２３とＱ２＋ｌ
）の接続部に印加するときは、第４図（ａ）の接続状態
となっているので正常状態では試駆信号の正極電圧印加
に伴ってＱｔ＋ｌ）のベースからコレクタに流れる電流
Ｉａは約０．７Ｖをしきい値とするダイオード電圧／電
流特性が、負極電圧印加に伴って同じ＜Ｑ２ｓａのベー
スからエミッタに流れる電流Ｉｂがダイオード電圧／電
流特性が表示出力部１２ｂに得られる０次に第２手１１
ヒ（としてスイッチ部１３ｂをオン他をオフとして同様
にプローバ１４を介して試験信号が印加されるときけ、
第５図（ａ）の接続状態と々っているので試験信号の正
極電圧印加に伴い正常状態ではＱ２１ｂのベースからエ
ミッタに流れる電流Ｉｃが表示出力部１２ｂＶＣ４４％
られる。この時Ｑ２□８のエミッタも接地状態となって
いるがＱ２ｓａのベース−エミッタおよびＱ２１ａのベ
ースへコレクタで２重に逆止されており殆んど影響はな
い。一方試験信号の負極電圧印加に伴ってはＧｈ＋Ｈの
ベース−エミッタにより逆止されており漏洩電流のみと
なりダイオードの逆電圧電流特性を示す結果が表示出力
部１２ｂに得られる。
電流を無視出来るレベルに抑制出来ればＥＣＬ構成によ
るアナログスイッチまたは１３ａ＝ｃをマルチプレクサ
のような手段に置換えることが出来る。本実施例では以
上のように構成されているので、制御部１０は第１手順
としてスイッチ部１３ａをオン、スイッチ部１３ｂ、１
３ｃをオフとして試験信号発生部１１を作動して試験信
号を送出せしめプローバ１４を介してＱ２３とＱ２＋ｌ
）の接続部に印加するときは、第４図（ａ）の接続状態
となっているので正常状態では試駆信号の正極電圧印加
に伴ってＱｔ＋ｌ）のベースからコレクタに流れる電流
Ｉａは約０．７Ｖをしきい値とするダイオード電圧／電
流特性が、負極電圧印加に伴って同じ＜Ｑ２ｓａのベー
スからエミッタに流れる電流Ｉｂがダイオード電圧／電
流特性が表示出力部１２ｂに得られる０次に第２手１１
ヒ（としてスイッチ部１３ｂをオン他をオフとして同様
にプローバ１４を介して試験信号が印加されるときけ、
第５図（ａ）の接続状態と々っているので試験信号の正
極電圧印加に伴い正常状態ではＱ２１ｂのベースからエ
ミッタに流れる電流Ｉｃが表示出力部１２ｂＶＣ４４％
られる。この時Ｑ２□８のエミッタも接地状態となって
いるがＱ２ｓａのベース−エミッタおよびＱ２１ａのベ
ースへコレクタで２重に逆止されており殆んど影響はな
い。一方試験信号の負極電圧印加に伴ってはＧｈ＋Ｈの
ベース−エミッタにより逆止されており漏洩電流のみと
なりダイオードの逆電圧電流特性を示す結果が表示出力
部１２ｂに得られる。
更に第３千１１日としてスイッチ部１３ｃをオン他をオ
フとして同様にプローバ１４を介して試験信号が印加さ
れるときは、第６図（ａ）の接続状態となっているので
試験信号の正極電圧印加に伴い正常状態ではＱ２市側の
ＲＴのみに電流路が形成されるので電流変化は直線比例
となる。一方負極電圧印加に伴っても逆方向にも電流路
が形成されるので同様に直線となる。
フとして同様にプローバ１４を介して試験信号が印加さ
れるときは、第６図（ａ）の接続状態となっているので
試験信号の正極電圧印加に伴い正常状態ではＱ２市側の
ＲＴのみに電流路が形成されるので電流変化は直線比例
となる。一方負極電圧印加に伴っても逆方向にも電流路
が形成されるので同様に直線となる。
但し負極電圧印加に際してはＱｚ＋Ｂ側のＶＴからＲＴ
。
。
Ｑ２＋ａのベースコレクタおよびＱ２．８のペース−エ
ミッタによる経路が並列接続となるのでＱ２□８のベー
スコレクタおよびＱ２３ａのベースへエミッタの順方向
抵抗が低いときはダイオード特性の０．７Ｖｆ、越えた
点から並列接続の効果が点線で示すように現われ電流が
増加する方向に変位する。以上の第１〜第３手順におけ
る正常状態に対しＥ Ｃ，Ｌを構成するトランジスタに
不良があり１例えば短絡等を発生していればＩａ、Ｉｂ
がダイオード特性を示すことなく直線化したり、ＩＣの
逆方向電流が増加したりする他、Ｉｄが漏洩電流によっ
てダイオード特性を含んで盆形する等ＥＣＬの入出力部
における良否の判別が容易に出来る試験方法が得られる
。
ミッタによる経路が並列接続となるのでＱ２□８のベー
スコレクタおよびＱ２３ａのベースへエミッタの順方向
抵抗が低いときはダイオード特性の０．７Ｖｆ、越えた
点から並列接続の効果が点線で示すように現われ電流が
増加する方向に変位する。以上の第１〜第３手順におけ
る正常状態に対しＥ Ｃ，Ｌを構成するトランジスタに
不良があり１例えば短絡等を発生していればＩａ、Ｉｂ
がダイオード特性を示すことなく直線化したり、ＩＣの
逆方向電流が増加したりする他、Ｉｄが漏洩電流によっ
てダイオード特性を含んで盆形する等ＥＣＬの入出力部
における良否の判別が容易に出来る試験方法が得られる
。
（ロ））発明の詳細
な説明したように本発明によりば電源接続におけるＶｃ
ｃ 、 ＶＥＥ ＊ Ｖ’ｒｔｌ−選択的に試験電圧印
加における電流路とし、試験信号の印加によって発生す
る電圧電流特性のパターンによってＥ ＣＬの入出力部
を構成するトランジスタの良否を容易に識別するエミッ
タ結合論理ゲートの試験方法を提供することが出来る。
ｃ 、 ＶＥＥ ＊ Ｖ’ｒｔｌ−選択的に試験電圧印
加における電流路とし、試験信号の印加によって発生す
る電圧電流特性のパターンによってＥ ＣＬの入出力部
を構成するトランジスタの良否を容易に識別するエミッ
タ結合論理ゲートの試験方法を提供することが出来る。
第１図は従来および本発明の一実施例におけるエミッタ
結合論理ゲー） （ＥＣＬ）の構成倒閣、第２図は従来
の試験方法による電圧印加状態例のＥＣＬによるＩＣ相
互間の結合を示すモデル図、第３図は本発明の一実施例
におけるｌ２ＣＬの試験方法によるブロック図、第４図
（ａ） 、 （ｂ）ｌ 第５図（ａ）。 （ｂ）および第６図（ａ） 、 （ｂ）は本発明の一実
施例におけるＥＣＬの試験方法の各手順における電圧印
加状態例によるＥＣＬの結合モデル図と対応する電圧電
流特性倒閣である０図において１は試験装置。 ２は被試験体のＥＣＬによるＩＣを搭載したプリント板
、１０は制御部、１１は試験偏号発生部。 １２ａは電圧電流検出部、１２ｂは表示出力部。 １３ａ、ｂ、ｃはスイッチ部、１４はプローバ＋ Ｑ＋
Ｂｙｌｂ＋！＋３ｔ４＋ ２１ａ ｌ ２１ｂ ｌ ｔ
ａａ ｒ ｔｓｂはトランジスタおよびＲｐ 、 ＲＥ
、 ＲＴは抵抗である。 第 １ 図 第 ２ 図 第 ３ 図 第４ 図 （１）） 第 ５ 図 （σ） （す ％ ６ 図 マ、Ｐ：”３ あ （１）） ２０島 当
結合論理ゲー） （ＥＣＬ）の構成倒閣、第２図は従来
の試験方法による電圧印加状態例のＥＣＬによるＩＣ相
互間の結合を示すモデル図、第３図は本発明の一実施例
におけるｌ２ＣＬの試験方法によるブロック図、第４図
（ａ） 、 （ｂ）ｌ 第５図（ａ）。 （ｂ）および第６図（ａ） 、 （ｂ）は本発明の一実
施例におけるＥＣＬの試験方法の各手順における電圧印
加状態例によるＥＣＬの結合モデル図と対応する電圧電
流特性倒閣である０図において１は試験装置。 ２は被試験体のＥＣＬによるＩＣを搭載したプリント板
、１０は制御部、１１は試験偏号発生部。 １２ａは電圧電流検出部、１２ｂは表示出力部。 １３ａ、ｂ、ｃはスイッチ部、１４はプローバ＋ Ｑ＋
Ｂｙｌｂ＋！＋３ｔ４＋ ２１ａ ｌ ２１ｂ ｌ ｔ
ａａ ｒ ｔｓｂはトランジスタおよびＲｐ 、 ＲＥ
、 ＲＴは抵抗である。 第 １ 図 第 ２ 図 第 ３ 図 第４ 図 （１）） 第 ５ 図 （σ） （す ％ ６ 図 マ、Ｐ：”３ あ （１）） ２０島 当
Claims (1)
- 【特許請求の範囲】 エミッタ結合論理ゲートよりなる集積回路素子を複数個
搭載して構成する中間あるいは完成実装体における試験
システムにおいて、試験装置は該実装体に搭載した集積
回路素子におけるエミッタ結合論理ゲートの入出力端子
をノ゛ロービングする手段、実装体における電源正極供
給端子、負極端子、または補助電源供給端子の（５３れ
かを選択接続するスイッチ手段、該ブロービング手段を
介しエミッタ結合論理ゲートの入出力端子に正ならびに
負の掃引電圧を送出する試験信号発生手段およびブロー
ビング手段を介し印加される電圧値および該電圧の印加
に伴って発生する流出入電流値を検出する手段を具備し
、試験装置に装着した実装体における試験対象のエミッ
タ結合論理ゲートの入出力端子をブロービングすると共
に、試験装置の制御部は選択手段をして正極供給端子、
負極端子。 または補助電源供給端子を遂−選択せしめ、非選択とな
る他端子を開放状態に保持する接続制御を実行し、試験
信号発生手段をしてブロービング手段と選択手段の接続
する端子間に試験信号を送出せしめて検出手段に得られ
る端子毎の電圧／電流特性により該論理ゲートの良否を
判定することを特徴とするエミッタ結合論理ゲートの試
験方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59002202A JPS60146162A (ja) | 1984-01-10 | 1984-01-10 | エミツタ結合論理ゲ−トの試験方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59002202A JPS60146162A (ja) | 1984-01-10 | 1984-01-10 | エミツタ結合論理ゲ−トの試験方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60146162A true JPS60146162A (ja) | 1985-08-01 |
Family
ID=11522765
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59002202A Pending JPS60146162A (ja) | 1984-01-10 | 1984-01-10 | エミツタ結合論理ゲ−トの試験方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60146162A (ja) |
-
1984
- 1984-01-10 JP JP59002202A patent/JPS60146162A/ja active Pending
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