JPS60146529A - デイジタル・アナログ変換器 - Google Patents
デイジタル・アナログ変換器Info
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- JPS60146529A JPS60146529A JP248784A JP248784A JPS60146529A JP S60146529 A JPS60146529 A JP S60146529A JP 248784 A JP248784 A JP 248784A JP 248784 A JP248784 A JP 248784A JP S60146529 A JPS60146529 A JP S60146529A
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- capacitor
- capacitors
- charge
- switch
- input signal
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Links
- 239000003990 capacitor Substances 0.000 claims abstract description 57
- 238000006243 chemical reaction Methods 0.000 claims description 13
- 238000007599 discharging Methods 0.000 claims description 6
- 238000010586 diagram Methods 0.000 description 6
- 238000000034 method Methods 0.000 description 5
- 238000009966 trimming Methods 0.000 description 3
- 238000007796 conventional method Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/66—Digital/analogue converters
- H03M1/72—Sequential conversion in series-connected stages
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
技術分野
本発明はディジタル・アナログ変換器（以下単にＤ／Ａ
コンバータと略記する）に関し、特に電荷再配分方式の
Ｄ／Ａコンバータに関する。
コンバータと略記する）に関し、特に電荷再配分方式の
Ｄ／Ａコンバータに関する。
背景技術
所定ビット数の２進法のティジタル信号をアナログ信号
とするためのＤ／Ａコンバータとしては種々の方式のも
のがあるが、構成の簡単なものとしていわゆる電荷再配
分方式の」〕／Δコンバータがある。第１図はこの電荷
再配分方式のＤ／Ａコンバータの１例の回路ブロック図
でるシ、ｌ端が共に所定基準電位点（例えばアース）に
接続さした等容量の第１及び第２コンデンサＣ１及びＣ
２が設けらｎ、こｔらコンデンサの充放電等の制御がス
イッチ素子１〜３のオンオフ動作により行わｎるように
なっている。
とするためのＤ／Ａコンバータとしては種々の方式のも
のがあるが、構成の簡単なものとしていわゆる電荷再配
分方式の」〕／Δコンバータがある。第１図はこの電荷
再配分方式のＤ／Ａコンバータの１例の回路ブロック図
でるシ、ｌ端が共に所定基準電位点（例えばアース）に
接続さした等容量の第１及び第２コンデンサＣ１及びＣ
２が設けらｎ、こｔらコンデンサの充放電等の制御がス
イッチ素子１〜３のオンオフ動作により行わｎるように
なっている。
具体的には、コンデンサＣ１への充電制御のためのスイ
ッチｌが設けらｎておシ、またこのコンデンサＣ１の充
電電荷をコンデンサＣ２へ再分配制御するためにス・イ
ッチ２が設けらｔている。そして、コンデンサＣ１の電
荷を放電してリセットするためにスイッチ３が設けらｔ
ており、こｎら各スイッチ１〜３が、ディジタル入力信
号（Ｎに応じて制御回路５から発生さｎる制御信号（Ｂ
）〜（ト）によシ夫々オンオフ制御さ扛る。ｌ連の所定
ビットのディジタル入力信号の最後における第２コンデ
ンサＣ２の充電電荷がサンプルホールド回路４において
サンプルホールドさｔ、このホールド出力がディジタル
入力信号に対応したアナログ信号となるのである。
ッチｌが設けらｎておシ、またこのコンデンサＣ１の充
電電荷をコンデンサＣ２へ再分配制御するためにス・イ
ッチ２が設けらｔている。そして、コンデンサＣ１の電
荷を放電してリセットするためにスイッチ３が設けらｔ
ており、こｎら各スイッチ１〜３が、ディジタル入力信
号（Ｎに応じて制御回路５から発生さｎる制御信号（Ｂ
）〜（ト）によシ夫々オンオフ制御さ扛る。ｌ連の所定
ビットのディジタル入力信号の最後における第２コンデ
ンサＣ２の充電電荷がサンプルホールド回路４において
サンプルホールドさｔ、このホールド出力がディジタル
入力信号に対応したアナログ信号となるのである。
第２，３図は、第１図の回路におけるディジタル信号（
イ）に対する制御信号（Ｂ）〜（０のタイミングを示す
図である。第２図はディジタル入力信号か）の所定ビッ
トがｉ”の場合のものであり、第３図は°０”の場合の
ものである。
イ）に対する制御信号（Ｂ）〜（０のタイミングを示す
図である。第２図はディジタル入力信号か）の所定ビッ
トがｉ”の場合のものであり、第３図は°０”の場合の
ものである。
第２図を参照するに、入力信号のビット符号が（Ｎの如
り１”の場合には、先ず制御信号（１３）が所定期間例
えば高レベルとなシスイッチ１をオンとする。この間コ
ンデンサＣ１は電圧■によって充電される。しかる後に
、制御信号（ｑが所定期間高レベルとなシスイッチ２を
オンとする。よって、両コンデン＋ｊＣ１，Ｃ２に電荷
配分がなさｔて、制御信号のが高レベルとなシコンデン
ツーＣ１は放電さｎリセットさｎる。
り１”の場合には、先ず制御信号（１３）が所定期間例
えば高レベルとなシスイッチ１をオンとする。この間コ
ンデンサＣ１は電圧■によって充電される。しかる後に
、制御信号（ｑが所定期間高レベルとなシスイッチ２を
オンとする。よって、両コンデン＋ｊＣ１，Ｃ２に電荷
配分がなさｔて、制御信号のが高レベルとなシコンデン
ツーＣ１は放電さｎリセットさｎる。
次に、第３図を参照するに、入力信号のビット符号が（
Ｎの如く”０”の場合は、制御信号（Ｂ）は低レベルを
維持する。よって、スイッチ１はオフのま＼であってコ
ンデン＋ｊＣ１の充電は行わｎない。次に、制御信号（
Ｑが所定期間高レベルとなシスイッチ２をオンとして電
荷配分が行わｎる。しかる後に、制御信号０が高レベル
となってスイッチ３がオンとなシ、コンデンサＣ１は放
電リセットさｎるのである。
Ｎの如く”０”の場合は、制御信号（Ｂ）は低レベルを
維持する。よって、スイッチ１はオフのま＼であってコ
ンデン＋ｊＣ１の充電は行わｎない。次に、制御信号（
Ｑが所定期間高レベルとなシスイッチ２をオンとして電
荷配分が行わｎる。しかる後に、制御信号０が高レベル
となってスイッチ３がオンとなシ、コンデンサＣ１は放
電リセットさｎるのである。
いま、入力ディジタル信号（ト）がｍビットの信号（ｎ
は自然数）の場合は、各ビットの内容（１又はＯを相称
する）に対応して、各ビット毎に第２図又は第３図を用
いて説明した手順をもって制御回路５力）ら各制御信号
（Ｉ−（ト）が発生さｔて、最終ビットにおける制御動
作が終了した時点のコンデンサＣ２に蓄積さｔた電荷、
がサンプルホールド回路４にてホールドされる。このホ
ールド出力がディジタル入力信号に対応したアナログ信
号となるのである。最終的に得らｎ；６ｎビットディジ
タル信号によるコンデンサＣ２の電荷Ｑは、となる。こ
＼に、ｃｏは両コンデンサＣ１，Ｃ，の容量値であｐ、
ｂｉは２番目のビットが”ｌ”の時はｌ。
は自然数）の場合は、各ビットの内容（１又はＯを相称
する）に対応して、各ビット毎に第２図又は第３図を用
いて説明した手順をもって制御回路５力）ら各制御信号
（Ｉ−（ト）が発生さｔて、最終ビットにおける制御動
作が終了した時点のコンデンサＣ２に蓄積さｔた電荷、
がサンプルホールド回路４にてホールドされる。このホ
ールド出力がディジタル入力信号に対応したアナログ信
号となるのである。最終的に得らｎ；６ｎビットディジ
タル信号によるコンデンサＣ２の電荷Ｑは、となる。こ
＼に、ｃｏは両コンデンサＣ１，Ｃ，の容量値であｐ、
ｂｉは２番目のビットが”ｌ”の時はｌ。
′°０”の時はＯであるものと規定する。
上記においては、Ｃ１”Ｃ２としてｈ想的な場合である
が、実際には容量値Ｃ１，Ｃ！１は誤差を有することか
ら、Ｃｔ＝（１−β）Ｃｏ 、 Ｃ２＝（１＋β）Ｃｏ
とおいて考える。同、０〈β〈１である。（１）式にお
いて、上記Ｃ１，Ｃ２を代入すると、 となる。正規化さｎＪｌｎビットの変換誤差を△Ｅ。
が、実際には容量値Ｃ１，Ｃ！１は誤差を有することか
ら、Ｃｔ＝（１−β）Ｃｏ 、 Ｃ２＝（１＋β）Ｃｏ
とおいて考える。同、０〈β〈１である。（１）式にお
いて、上記Ｃ１，Ｃ２を代入すると、 となる。正規化さｎＪｌｎビットの変換誤差を△Ｅ。
とすると、β２（βなる条件の下で、
と表わさ扛る。
例えば、ルー１６ビツトの場合を考えるに、△Ｅ。
が最大となるのはへがすべてｌ″の場合であシ、また、
通常のＩＣ（集積回路）プロセスにてトリミングなしに
製造できる容量の比精度は０．１％程度であることから
、△Ｅｏの最大値ΔＥ、□は、となる。従って、ＩＣプ
ロセスにおけるトリミングなしには最大９ビット程度の
精度しか得らｆＬ、ないことになる。
通常のＩＣ（集積回路）プロセスにてトリミングなしに
製造できる容量の比精度は０．１％程度であることから
、△Ｅｏの最大値ΔＥ、□は、となる。従って、ＩＣプ
ロセスにおけるトリミングなしには最大９ビット程度の
精度しか得らｆＬ、ないことになる。
発明の概要
本発明は上記従来のものの欠点を排除すべくなさ′ｎた
ものであって、その目自りとするところは、変換誤差を
大幅に小とし得る電荷再配分型のＤ／Ａコンバータを提
供することにある。
ものであって、その目自りとするところは、変換誤差を
大幅に小とし得る電荷再配分型のＤ／Ａコンバータを提
供することにある。
本発明によるＤ／Ａコンバータは、第１及び第２コンテ
ンサを有する電荷再配分型の第１のＤ／Ａ変換回路と、
第３及び第４コンデンサを有する電荷再配分型の第２の
Ｄ／Ａ変換回路と、第１乃至第４コンデンザの充放電を
所定ビット数のディジタル入力信号に応じて制御する制
御手段とを有し、この制御手段は、入力信号の奇数ビッ
トに応答してこのビット内容に応じて第１コンデンサの
充電のオンオフを行ってしかる後に第１及び第２コンデ
ンサの電荷配分をなし、入力信号の偶数ビットに応答し
て第２コンデンサを放電ししかる後に第１及び第２コン
デンサの電荷配分をなし、更に入力信号の偶数ビットに
応答してこのビット内容に応シて第３コンデンサの充電
のオンオフを行ってしかる後に第３及び第４コンデンサ
の電荷配分をなし、入力信号の奇数ビットに応答して第
４コンデンサを放電ししかる後に第３及び第４コンデン
ザの電荷配分をなすよう構成されており、制御手段によ
る上記制御動作をすべてのビットにつき行った後の第２
及び第４コンデンサの出力を所定割合をもって加算して
この加算出力をアナログ信号とするようにしてなること
を特徴とする。
ンサを有する電荷再配分型の第１のＤ／Ａ変換回路と、
第３及び第４コンデンサを有する電荷再配分型の第２の
Ｄ／Ａ変換回路と、第１乃至第４コンデンザの充放電を
所定ビット数のディジタル入力信号に応じて制御する制
御手段とを有し、この制御手段は、入力信号の奇数ビッ
トに応答してこのビット内容に応じて第１コンデンサの
充電のオンオフを行ってしかる後に第１及び第２コンデ
ンサの電荷配分をなし、入力信号の偶数ビットに応答し
て第２コンデンサを放電ししかる後に第１及び第２コン
デンサの電荷配分をなし、更に入力信号の偶数ビットに
応答してこのビット内容に応シて第３コンデンサの充電
のオンオフを行ってしかる後に第３及び第４コンデンサ
の電荷配分をなし、入力信号の奇数ビットに応答して第
４コンデンサを放電ししかる後に第３及び第４コンデン
ザの電荷配分をなすよう構成されており、制御手段によ
る上記制御動作をすべてのビットにつき行った後の第２
及び第４コンデンサの出力を所定割合をもって加算して
この加算出力をアナログ信号とするようにしてなること
を特徴とする。
実 施 例
以下に、図面を用いて本発明の実施例につき説明する。
第４図は本発明の実施例の回路図であシ、第１図と同等
部分は同一符号により示している。第１図に示した第１
及び第２コンデンサＣＩ、Ｃ２を有する電荷再配分型の
Ｄ／Ａコンバータの他に、更に図示のように第３及び第
４コンテンサＣＢ ＋ ０４を有する電荷再配分型の第
２のＤ／Ａコンバータが設けらｎている。この第２のＤ
／Ａコンバータも第１のＤ／Ａコンバータと全く同一構
成となっている。すなわち、コンデンサＣ８の充電のた
めのスイッチ７、両コンデンサｃｓ 、 Ｃ４の電荷配
分のためのスイッチ８、コンデンサＣ３の放電用スイッ
チ９及びコンデンサＣ４の電荷をテンプルホールドする
サンプルホールド回路１０とを有し、両サンプルホール
ド回路４及びｌＯのホールド出力カ７ＪＤ算器１２によ
シ加算さ扛てアナログ出力となっている。
部分は同一符号により示している。第１図に示した第１
及び第２コンデンサＣＩ、Ｃ２を有する電荷再配分型の
Ｄ／Ａコンバータの他に、更に図示のように第３及び第
４コンテンサＣＢ ＋ ０４を有する電荷再配分型の第
２のＤ／Ａコンバータが設けらｎている。この第２のＤ
／Ａコンバータも第１のＤ／Ａコンバータと全く同一構
成となっている。すなわち、コンデンサＣ８の充電のた
めのスイッチ７、両コンデンサｃｓ 、 Ｃ４の電荷配
分のためのスイッチ８、コンデンサＣ３の放電用スイッ
チ９及びコンデンサＣ４の電荷をテンプルホールドする
サンプルホールド回路１０とを有し、両サンプルホール
ド回路４及びｌＯのホールド出力カ７ＪＤ算器１２によ
シ加算さ扛てアナログ出力となっている。
第２及び第４コンデンザＣ，、Ｃ，の放電ｆ：なすべく
スイッチ６及び１１が夫々設けら肛ておシ、また、各ス
イッチのオンオフを共通のディジタル入力信号に応じて
制御すべく制御回路１３が設けら几ている。そして、本
例では、充電用基準電圧としてＶ及びＶ／２なる電圧が
夫々コンデンサＣ１及びＣ３へ印加さするようになって
いる。
スイッチ６及び１１が夫々設けら肛ておシ、また、各ス
イッチのオンオフを共通のディジタル入力信号に応じて
制御すべく制御回路１３が設けら几ている。そして、本
例では、充電用基準電圧としてＶ及びＶ／２なる電圧が
夫々コンデンサＣ１及びＣ３へ印加さするようになって
いる。
か＼る構成において、先ず第１のＤ／Ａコンバータの動
作につき説明する〇 ディジタル入力信号の奇数ビットｂｓｉ−１に応答して
このビットｈｉ−１の符号が”■”であわば、スイッチ
ｌがオンとなりコンデンサＣ１が充電される。
作につき説明する〇 ディジタル入力信号の奇数ビットｂｓｉ−１に応答して
このビットｈｉ−１の符号が”■”であわば、スイッチ
ｌがオンとなりコンデンサＣ１が充電される。
ｂｚｉ−１が０”′であればコンデンｖＣ１の充電はな
さｒＬず、スイッチ３がオンとさｎてコンデンサＣ工の
放電リセットがなさ扛る（第１ステツプ）。
さｒＬず、スイッチ３がオンとさｎてコンデンサＣ工の
放電リセットがなさ扛る（第１ステツプ）。
次に、スイッチ２がオンとなシ両コンデンサＣＩ。
Ｃ２の間の電荷配分が行わする（第２ステツプ）。
そ扛に続く偶数ビット１ｌｚｉに応答してスイッチ６を
オンとしてコンデンサＣ２の電荷を放電しく第３ステツ
プ）、続いてスイッチ２をオンとして電荷配分をなす（
第４ステツプ）。
オンとしてコンデンサＣ２の電荷を放電しく第３ステツ
プ）、続いてスイッチ２をオンとして電荷配分をなす（
第４ステツプ）。
以上の第１〜第４ステツプを（ｍｔ’ ｉ）回繰返した
後、第１及び第２ステソゲを行うと、コンデンサＣ８に
蓄えらｔている電荷Ｑは− Ｑ ＝、”２” （１ｙｉ−１・（１−β、′）′・ｂ
２ｉ−ｔ・■ ・・・・・・（５）、−０２ となシ、この電荷をＣ，、Ｃ２に分配すると、出力とし
て得らｎるホールド電圧■、は、 ■、＝、７：’ ＜Ｌ）２ｉ・（１−β、′）４・ｂ２
．−□・■ ・・・・・・（６）、−０２ となって、容量の誤差項β１の１次項がなくなシ、変換
誤差はβ１の２次項以降となシ大幅に精度が改善さｎた
奇数ビットに関するＤ／Ａコンバータが可能となること
が判る。
後、第１及び第２ステソゲを行うと、コンデンサＣ８に
蓄えらｔている電荷Ｑは− Ｑ ＝、”２” （１ｙｉ−１・（１−β、′）′・ｂ
２ｉ−ｔ・■ ・・・・・・（５）、−０２ となシ、この電荷をＣ，、Ｃ２に分配すると、出力とし
て得らｎるホールド電圧■、は、 ■、＝、７：’ ＜Ｌ）２ｉ・（１−β、′）４・ｂ２
．−□・■ ・・・・・・（６）、−０２ となって、容量の誤差項β１の１次項がなくなシ、変換
誤差はβ１の２次項以降となシ大幅に精度が改善さｎた
奇数ビットに関するＤ／Ａコンバータが可能となること
が判る。
次に、第２の」）／Ａコンバータにおいて基準電圧をＶ
／２として上記第１〜第４ステツプと同様な動作を行う
が、この場合偶数ビットのＤ／Ａコンバータをなすもの
であるから、各ステップの偶数及び奇数ビットの動作が
互いに入ｎ換わったものとなる。この場合のホールド出
力■２は、と表わさ扛る。こ＼に、αは電圧の誤差成分
である。
／２として上記第１〜第４ステツプと同様な動作を行う
が、この場合偶数ビットのＤ／Ａコンバータをなすもの
であるから、各ステップの偶数及び奇数ビットの動作が
互いに入ｎ換わったものとなる。この場合のホールド出
力■２は、と表わさ扛る。こ＼に、αは電圧の誤差成分
である。
最終的なアナログ出力■。は、β１．β、の３次以降を
無視すると次式となる。
無視すると次式となる。
Ｖｏ ＝ Ｖｌ ＋ＶＢ
よって、正規化さｔた変換誤差をΔＥとすると、となる
。通常のＭＯＳプロセスにおいて容量比精度としてＯ］
％程度は可能である。！、たαβ２′は他項に比し十分
小と考えると、ΔＥが最大となるのは各ビットがすべて
“ｌ′”の場合である。が＼る条件ヲ入ｎで１６ビツト
のＤ／Ａコンバータ’を行ったとすると、 △Ｅ諏ｙ ” ２．６６６６４ Ｘ １０ ’ −０，
６６６６６Ｘα・・・００従来方式におけるΔＥ２．あ
け（１）式であシ、よって（７）ｖを０．１％の比精度
を有する容量を用いて発生したとしても、従来方式に比
し約１／；３の変換誤差で済むことになる。
。通常のＭＯＳプロセスにおいて容量比精度としてＯ］
％程度は可能である。！、たαβ２′は他項に比し十分
小と考えると、ΔＥが最大となるのは各ビットがすべて
“ｌ′”の場合である。が＼る条件ヲ入ｎで１６ビツト
のＤ／Ａコンバータ’を行ったとすると、 △Ｅ諏ｙ ” ２．６６６６４ Ｘ １０ ’ −０，
６６６６６Ｘα・・・００従来方式におけるΔＥ２．あ
け（１）式であシ、よって（７）ｖを０．１％の比精度
を有する容量を用いて発生したとしても、従来方式に比
し約１／；３の変換誤差で済むことになる。
尚、００式における第１項は１９〜２０ビットの誤差に
相幽するため、１６ビツト程度の精度に対してはαの精
度が支配的とな広まって、ド上の基準電圧の精度さえ良
くす扛ば大幅に変換精度を向上させ得ることになる。ｌ
：Ｌの電圧を精度良く発生させることは、比較的容易で
あシ現実に使用さｎているので特に述べない。
相幽するため、１６ビツト程度の精度に対してはαの精
度が支配的とな広まって、ド上の基準電圧の精度さえ良
くす扛ば大幅に変換精度を向上させ得ることになる。ｌ
：Ｌの電圧を精度良く発生させることは、比較的容易で
あシ現実に使用さｎているので特に述べない。
上記実施例では、基準電圧として■、↓■を用いている
が、定電流源とスイッチ等を用いて基準電荷Ｑ、−！−
ＱをコンデンサＣＩ ＋ ＣＢへ夫々充電するようにし
ても同様な作用効果が得らｎる。また、第１及び第２
Ｄ／Ａ・コンバータ共に同一の基準電圧Ｖを用いて、変
換後年２Ｄ／Ａコンバータの出力を１／２として加算す
ることも考えらｎ１種々の変形が可能である。
が、定電流源とスイッチ等を用いて基準電荷Ｑ、−！−
ＱをコンデンサＣＩ ＋ ＣＢへ夫々充電するようにし
ても同様な作用効果が得らｎる。また、第１及び第２
Ｄ／Ａ・コンバータ共に同一の基準電圧Ｖを用いて、変
換後年２Ｄ／Ａコンバータの出力を１／２として加算す
ることも考えらｎ１種々の変形が可能である。
効 果
斜上の如く、本発明によｎば極めて簡単な構成でＤ／Ａ
変換精度が大幅に改善されるので、コンデ、ンサの容量
の比精度を向上させるためのトリミングが必要なくなる
。′＝！た、両り／Ａコンバータを同時に動作させるも
のであるから、変換時間は従来の場合と同一である利点
もある。
変換精度が大幅に改善されるので、コンデ、ンサの容量
の比精度を向上させるためのトリミングが必要なくなる
。′＝！た、両り／Ａコンバータを同時に動作させるも
のであるから、変換時間は従来の場合と同一である利点
もある。
第１図は従来のＤ／Ａコンバータの回路図、第２図及び
第３図は第１図の回路の動作を説明する図、第４図は本
発明の実施例の回路図である。 主要部分の符号の説明 １〜３，６．７〜９，１１・・・・・スイッチ４．１０
・・・・・・・・サンプルボールド回路１２ ・・・
・・・・・・加算器 Ｃ１〜Ｃ４・・・・・・・・コンデンサ出願人 パイオ
ニア株式会社 代理人 弁理士膝利元彦 ＃／閏 ＃２図 Ｌ３閉 ”Ｉ″ 〈Ａ）丁し−−−（Ａンユ−ｍ−− （Ｂ） （Ｂ）□ くＣノー［−］−（Ｃ）−一一一−４−］山−−−−−
−−−−纂４ 図
第３図は第１図の回路の動作を説明する図、第４図は本
発明の実施例の回路図である。 主要部分の符号の説明 １〜３，６．７〜９，１１・・・・・スイッチ４．１０
・・・・・・・・サンプルボールド回路１２ ・・・
・・・・・・加算器 Ｃ１〜Ｃ４・・・・・・・・コンデンサ出願人 パイオ
ニア株式会社 代理人 弁理士膝利元彦 ＃／閏 ＃２図 Ｌ３閉 ”Ｉ″ 〈Ａ）丁し−−−（Ａンユ−ｍ−− （Ｂ） （Ｂ）□ くＣノー［−］−（Ｃ）−一一一−４−］山−−−−−
−−−−纂４ 図
Claims (1)
- 第１及び第２コンデンサを有する電荷再配分型の第１の
Ｄ／Ａ変換回路と、第３及び第４コンデンザを有する電
荷再配分型の第２のＤ／Ａ変換回路と、前記第１乃至第
４コンデンサの充放電を所定ビット数のティジタル入力
信号に応じて制御する制御手段とを有し、前記制御手段
は、前記入力信号の奇数ビットに応答してこのビット内
容に応じて前記第１コンデンサの充電のオンオフを行っ
てし刀・る後に前記第１及び第２コンデンサの電荷配分
をなし、前記入力信号の偶数ビットに応答して前記第２
コンデンサを放電ししかる後に前記第１及び第２コンデ
ンサの電荷配分をなし、更に前記入力信号の偶数ビット
に応答してこのビット内容に応じて前記第３コンデンサ
の充電のオンオフを行ってしかる後に前記第３及び第４
コンデンサの電荷配分をなし、前記入力信号の奇数ビッ
トに応答して前記第４コンデンサを放電ししかる後に前
記第３及び第４コンデンサの電荷配分をなすよう構成さ
ｎておシ、前記制御手段による上記制御動作をすべての
ビットにっき行った後の前記第２及び第４コンデンサの
出方を所定割合をもって加算してこの加算出方をアナロ
グ信号とするようにしてなるディジタル・アナログ変換
器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP248784A JPS60146529A (ja) | 1984-01-10 | 1984-01-10 | デイジタル・アナログ変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP248784A JPS60146529A (ja) | 1984-01-10 | 1984-01-10 | デイジタル・アナログ変換器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60146529A true JPS60146529A (ja) | 1985-08-02 |
Family
ID=11530715
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP248784A Pending JPS60146529A (ja) | 1984-01-10 | 1984-01-10 | デイジタル・アナログ変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60146529A (ja) |
-
1984
- 1984-01-10 JP JP248784A patent/JPS60146529A/ja active Pending
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