JPS6029059A - ディジタル・アナログ変換器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明はディジタル・アナログ変換器（以下Ｄ／Ａコン
バータと称す）に関１．、特に電荷再配分方式のＩ）／
Ａコンバータに関する。

所定ビット数の２進法のディジタル信号をアナログ信号
とするためのＤ／Ａコンバータの１つとして、いわゆる
電荷再配分方式のコンバータがある。

第１図はこの電荷再配分方式のＤ／Ａコンバータの１例
力回路ブロック図であり、１端が共に所定基準電位点く
例えばアース）に接続された等容量の第】及び第２コン
デンサＣ１及びＣ２が設けられ、これらコンデンサの充
放電等の制御がスイッチ素子１〜３のオンオフ動作によ
り行われるようになっている。

具体的には、コンデンサＣ，への充電制御のためのスイ
ッチ１が設けられており、またこのコンデンサＣ１の充
電電荷をコンデンサｃ２へ再分配制御するためにスイッ
チ２が設けられている。そして、コンデンサＣ１の電荷
を放電してリセフトするために哀イノチ３が設けられて
おり、これら各スイッチ１〜３が、ディジタル入力信号
（Ａ）に応じて制御回路５から発生される制御信号（Ｂ
）〜（Ｄ）により夫々オンオフ制御される。１連の所定
ピントのディジクル入力信号の最後における第２コンデ
ンサｃ２の充電電荷がサンプルホールド回路４において
サンプルホールドされ、このホールド出方がディジタル
入力信号に対応したアナログ信号となるのである０ 第２，３図は第１図の回路におけるディジタル信号（Ａ
）に対する制御信号（Ｂ）〜（Ｄ）のタイミングを示す
図である。第２図はディジタル入力信号（Ａ）の所定ビ
ットが”　ｉ　”の場合のものであり、第３図は”　ｏ
　”の場合のものである。

第２図を参照するに、入力信号のビット符号が図（Ａ）
の如（パｌ″′の場合には、先ず制御信号（Ｂ）が所定
期間例えば高レベルとなってスイッチ１をオンとする。

この間コンデンサＣ１は、 Ｑｌ−Ｃ１・Ｖ　・・・・・・・・・・（］）なる電荷
な有するように充電される。尚、■は充電電圧である。

しかる後に、制御信号（Ｃ）が所定期間高レベルとなり
スイッチ２をオンとする。この時、既にＣ６なる電荷が
コンデンサＣ２に充電されているとすれば、スイッチ２
のオンによる再分配によりコンデンサＣ２の新電荷Ｑ２
は、 Ｃ２−（Ｃ２／（Ｃ１＋Ｃ２月”（Ｑ４＋ＣＩＶ）　−
、、、、、、、（２）となる。しかる後に制御信号（Ｄ
）が高レベルとなってスイッチ３がオンとなり、コンデ
ンサＣ１は放電されてリセフトされる。

次に、第３図を参照するに、入力信号のビット符号が図
（Ａ）の如＜”ｏ”の場合には、制御信号（Ｂ）は低レ
ベルを維持するから、スイッチ１はオフのままでありコ
ンデンサＣ１への充電は行われない。次に制御信号（Ｃ
）が所定期間高レベルとなりスイッチ２をオンとして電
荷の再配分が行われる。この時のコンデンサＣ２の電荷
は、 Ｃ２＝（Ｃ，、／（Ｃ４＋Ｃ２）　）・Ｑ′２　・・・
・・・・・・・・・（３）となる。しかる後に、制御信
号（Ｄ）が高レベルとなってスイッチ３がオンとなり、
コンデンサＣ１は放電されてリセフトされる。

いま、入力ディジタル信号（Ａ）かにビットの信号（ｋ
は自然数）の場合は、各ビットの内容（１又は０を相称
する）に対応して、各ビット毎に第２図又は第３図を用
いて説明した手順をもって制御回路５から各制御信号Ｃ
Ｂ）〜（Ｄ）が発生されて、最終ビットにおける制御動
作が終了した時点のコンデンサＣ２に蓄積された電荷Ｑ
２がサンプルボールド回路４にてホールドされる。この
ホールド出方がディジタル入力信号に対応したアナログ
信号となるのである。

上記（２）　、　（３）式を用いて、最終的に得られる
にビットディジタル信号による充電電荷Ｑ２は次式とな
る０ Ｃ２＝　、Σ　Ｑｌ　”Ｚ４　（Ｃ２／（ｃ、　十０２
　））　ｋ−”１−（４）＄＝１ ここに、Ｚｉはｉ番目のビットが“１″′の時ば１、”
Ｏ”の時は０であるものと規定する。（４）式の意味す
るところは、を番目のピントによりコンデンサｃ２に充
電された電荷はその後のｌビットの動作が行われる毎に
Ｃ２／（ｃ、＋０２）倍の等比級数で漸減して行くこと
である。

いま、ＱｌはＣ１とＶとにより定まる定数であるから、
ＱｏとしまたＣ１−Ｃ２という理想状態の下では、（４
）式は Ｃ２＝ＱＯ、ｘ　Ｚ＜　６　（１／２）ｋｔ”　・、−
・−−−−（ｓ）＄−１ となり、コンデンサＣ２の出力によりアナログ信号が得
られるのである。

上記においては、Ｃ４−Ｃ２とした理想的な場合である
が、実際には容量値Ｃ１，Ｃ２には誤差が存在すること
から、Ｃ，−（］−β）ｃｏｒｃ２−＜１＋β）ｃｏ　
とおいて考察する。尚、ｏくβ〈１である。（４）式に
おいて、上記Ｃ１及びＣ２を代入すると、となる。理想
型である（５）式と（６）式とを比較すれば、絶対値に
おいて、（１−β２）の定数差は直線性には無関係であ
ってこれを無視すると、Σの項における（１＋β）　の
項が、２．にて規定されて存在したりしなかったりし、
またｉビット目で規定される（ｋ−ｊ）乗により大きさ
が異なったりして、理想型に対しズレを生じ歪となって
雑音の発生を招来するのである。

ここで、標準化されたずれＥを考えれば、と表わされ、
ｉ番目のビットが最終のにビット目まで動作した時のズ
レΔＥｉは、 ΔＦ、ｉ　−（１／２　）ｋ−”・（Ａβ＋Ｂβ２＋・
・・　）　・・・・曲（８）となる。ここに、β（ｌな
らばβ２以上の項は無視可能であるから、 ｋ−ｔ＋１ ΔＥｉ　＝　（１／２　）　・Ａβ　・・曲・・・（９
）となる。（９）式により得られた値を表ＩＫ示す。

−’　７ 表１において、最大歪はＺ＜がすべて“１＃の場合であ
り、これが最小単位を越えないという条件の下にβにつ
いて考える。ｋ＝４８及び１６の各ビット数に対する最
小単位は、（１／２）’　、　（１／２）８及び（１／
２　）　”であるから、この各位を最大歪０６８８β。

０９６５β及び〕・βが夫々越えないものとして、βの
許容度は、夫々０．０９０９　、０．００４及びＯ，０
ＯＯＯ］’５と計算される。

コンデンサＣ１とＣ２との差は２βであるから、この差
は４ビツトでは１８％まで、８ピントでは０８係まで夫
々許容される。しかし、１６ビノトでは０．００３チま
でしか許されず、従って、０１チの誤差でコンデンサが
製造できたとしても１０ピント程度のＤ／Ａコンバータ
しか実現し得ないことになる。

第４図（Ａ）はコンデンサＣＩ及びＣ２の容量値のずれ
に起因するアナログ出力の歪の１例を示す図であり、実
線で示す曲線２０が真のアナログ値であり、点線で示す
曲線２１が歪な伴ったＤ／Ａコンバータｆ７′）アナロ
グ出力である。尚、Ｔｏはサンプリング周期を示してい
る。このように、各サンプリング値に対応したアナログ
出力レベルは真のアナログ１ノベルに対して一方向（図
では正方向）のみにずれ、そのずれ幅は各サンプリング
値組に異なり一定とはならないことが知られており、こ
のずれが出力歪となるわけである。

第４図（Ｂ）　Ｋ各すンプリング値に対するアナログ出
力レベルのずれすなわちエラー成分を示している。

このエラー成分を補正するために、各サンプリング値に
対応するディジタル信号毎に、コンデンサＣ１及びＣ２
の役目を互いに切換えて上述したと同等の動作を行わせ
、同一ディジタル信号毎に２回のアナログ変換動作をな
し、両アナログ出力を加算する方法が考えられる。この
場合、第２回目の動作においては、第５図（Ａ）　、　
（Ｂ）に示すように真のアナログ値に対し負方向のみに
ずれ、そのずれ幅は第４図に示した第】回目の動作にお
けるそれと同一となることから、両動作により得られた
アナログ出力を加算することにより、エラー成分が互い
に打消し合って正確なアナログ信号が得られるのである
。

しかし、この方法では同一ディジタル信号毎に２回の制
御動作を必要としその制御が煩雑であると共に変換時間
の増大を招来する。

本発明の目的は、変換時間を増大することな（２つのコ
ンデンサの容量差による出力歪を減少させた精度の良い
Ｄ／Ａコンバータを提供することを目的としている。

本発明のＤ／Ａコンバータは、１端が基準電位点に共通
接続された第１及び第２コンバータと、これら第１及び
第２コンデンサの充放電をディジタル信号に応じて制御
する制御手段と、第１及び第２コンデンサの充電電荷に
応じてアナログ信号を導出する出力手段とを含むディジ
クル・アナログ変換器であって、制御手段は、ディジタ
ル信号の重みの犬なる第１ビット群とより小なる残余ビ
ット群とのうち第１ピント群の各ピント毎に、とのビッ
ト内容に応じて第１コンデンサへの充電のオンオフを行
ってこの充電電荷を第２コンデンサへ配分ししかる後に
第１コンデンサを放電制御し、次いで残余ビット群の最
上位ピントの更に上位に零ピントを付加してこの零ビツ
ト付加された第２ピント群の各ビット毎に第１ピント群
の制御動作と同一の制御動作をなし、再び第２ビット群
の各ビット毎に、このピント内容に応じて第２コンデン
サへの充電のオンオフを行ってこの充電電荷を第１コン
デンサへ配分ししかる後に第２コンデンサを放電制御す
るよう構成されており、出力手段は、制御手段による第
１ビット群の全ビット動作とそれに続く第２ビット群の
全ビット動作により得られた第２コンデンザの出力をサ
ンプルホールドし、また制御手段による２回目の第２ビ
ット群の全ビット動作により得られた第１コンデンサの
出力をサンプルホールドし、これら両ホールド出力を加
算してアナログ信号とするようにしたことを特徴とする
。

以下に本発明を図面を用いて説明する。

第６図は本発明の実施例の回路ブロック図であり、第１
図と同等部分は同一符号により示されている。本例では
、第１図の回路構成の他に第２コンデン４ｃ、の充放電
スイッチ６及び７と、第１コンデンサＣ１の電荷に対応
した出力をサンプルホールドする第２ホールド回路８と
を付加し、先の第１ホールド回路４０ホールド出力と第
２ホールド回路８のホールド出力とを加算器９により加
算してアナログ出力としてなるものである。

本例における制御回路１０においても、ディジタル入力
信号（Ａ）に応じて制御信号（Ｂｌ〜（Ｄ）、及び（Ｂ
’）　。

（Ｄ勺が夫々発生されるようになっており、信号（Ｂ′
）及び（Ｄ′）によりスイッチ６及び７が夫々オンオフ
制御１される。また、ホールド回路４及び８のサンプル
パ〃ス等も制御回路１０から発生される。

ここで、ｋビットのディジタル入力信号のうち、コンデ
ンサＣ１，Ｃ２の容量差に起因する誤差を相対的により
大きく生ずるのは、重みづげの犬なるピント群よりもむ
しろ重みづけの小なるビット群である。そこで、例えば
に＝］６の場合、重みづげの犬なる前半の第１ビット群
を１１ビツト目までとし、重みづけの、Ｊ＼なる後半の
残余ビット群を１２ピント目以降として、第１ピント群
については従来通りの動作を行ない、残余ビット群につ
いては、コンデンサＣ１と０２との機能を互いに逆とし
て２回動作させるようにしこれら演算動作により得られ
たコンデンサの充電電荷を加算してアナログ信号とする
ものである。

この場合、後半の残余ビットについては２回動作を行う
ために、これらを単純加算すれば、絶対値が２倍となり
、前半の第１ビット群の演算動作により得られた値と加
算することはできない。後半の残余ビットについての２
回に亘る演算結果について１／２ずればよいが、この１
／２の演算過程において再び誤差が生じることになる。

そこで、本発明では、残余ビットの演算動作に際し、こ
の残余ビットの最上位ビットの更に上位に零（”０”　
）ビットを付加して、各残余ビットを１／２づつ低位へ
シフトせしめ、１２ビツト目〜１６ビント目及び付加ビ
ットの合計６ビノトを第２ビット群とし、この第２ビッ
ト群につき２回の演算動作を行うようにするのである。

こうすれば、第２ピント群の各１回の演算動作により得
られる絶対値は、付加ピントを加えない上記残余ビット
群の各１回の演算動作により得られるべき絶対値の１／
２となり、誤差の発生はなくなる。

以下に、第７図〜第１０図を用いて上記動作につき説明
する。

先ず、１６ビントのディジクル入力信号（Ａ）の前半の
第１ビット群（第１ビツト目〜第１１ビツト目まで）及
び後半の残余ビット群（第１ビツト目〜第１１ビツト目
まで）を夫々分割し、残余ビット群の最上位ビットの更
に上位に°゛０″０″ビツトし第２ビット群とする。こ
の第１ビット群と第２ビット群とを１つのディジタル信
号として、各ピント毎にこのビット内容に応じて第７図
及び第８図に示す如き制御信号（Ｂ）〜（Ｄ）が順次発
生され、スイッチ］〜３がそれに応じて動作する。これ
は、従来例と同一の動作態様であり、第２図及び第３図
のタイミング波形と同一である。すべてのビット（１６
ビント＋伺加ビツト）につき上記動作が終了した時点に
おけろコンデンサＣ２の充電電荷がホールド回路４によ
りサンプリングされホールドされる。

ここで、特に図示しないが、制御回路１０には上記第２
ビット群のビット内容を記憶するメモリが設けられてお
り、上記動作が終了した時点で、このメモリから第２ビ
ット群の信号が読出されて、この第２ビット群のみにつ
いて各ビット毎に、このビット内容に応じて第９図及び
第１Ｏ図に示す如き制御信号が発生されることになる。

第９図は各ビットが（Ａ）の如（”■”の場合であり、
制御信号（Ｂ′）は高レベルとなるからスイッチ６はオ
ンであり、コンデンサＣ２への充電が行われる。

次に制御信号（Ｃ）が高レベルとなりスイッチ２がオン
どなって電荷配分が行われる。しかる後に、制御信号（
Ｄ勺が高レベルとなりスイッチ７がオンとなってコンデ
ンサＣ２の放電がなされる。

第１Ｏ図は各ビットが（Ａ）の如＜”ｏ”の場合であり
、制御信号（Ｂ′）は低レベルのままであってコンデン
サＣ２への充電はなされない。続いて、制御信号（Ｃ）
が高レベルとなり電荷配分ｈ″−行われ、しかる後に制
御信号（Ｄ′）が高レベルとなってコンデンサＣ２の放
電がなされる。

以上の動作が第２ビット群のすべてのビットにつき行わ
れた時点におけるコンデンザｃ、力充電電荷がホールド
回路８によりサンプリングされホールドされる。このホ
ールド信号と先の第１ホールド回路４のホールド信号と
が加算されてアナログ信号出力とされるのである。

こうすることにより、誤差の発生が相対的に犬なる下位
ビット群に関しての２重の演算動作により、誤差が互い
に打消し合って消失することがら、従来例の如き単純１
回動作に比し、誤差は著しく小となる。また、全ビット
につき２重の演算動作を行う必要がないのでＤ／Ａ変換
時間も著しく増大することはない。

上記の例すなわち１６ビントの場合についての最終的に
得られる最大誤差Ｅ７ＭＺは、（８）式な参照して次式
となる。

Ｅｍａｘ＝、Σ　（１回動作によるβの項及びβ２の項
）％＝＝］ 十Σ　（２重動作にょるβ２の項）・・・・・・（１ｏ
）−１２ 第２項においてβの項がないのは、２重動作により互い
に打消されるからである。

ここで、表２に（１０）式のβ及びβ２の項につき算出
して示している。

表　２ この表２に基づき（ｌＯ）式の値をめると、Ｅｎｍｗ　
＝　（０，１８７β＋０．５β２）　＋　０．６５７β
２＝Ｏ，１８７β＋１．１５７β２ となり、従来の１回動作のみにより得られるーＸ−１・
β十１・β２のβの項に対し略２０％改良されているこ
とが判る。β２の項に対してはβ（１であるとすれば無
視可能となる。

斜上の如（、本発明によれば変換時間をあまり増大させ
ることなく、精度の良いＤ／Ａコンバータを得ることが
できるものである。

尚、上記のｋの値や第１ビット群及び残余ビット群のピ
ント数はこれに限定されるものではない。

特に、当該ビット数については、２つのコンデンサのズ
レβと目的とする精度との関係、１サンプリングタイム
内で行える演算数とコンバータの演算速度との関係等に
て決定すれば良い。また、制御回路はマイクロプロセッ
サ等のコンビーータを用いてそのプログラムにより容易
に実現可能である。

【図面の簡単な説明】

第１図は従来のＤ／Ａコンバータの回路ブロック図、第
２図及び第３図は第１図のブロックの動作を説明するタ
イミングチャート、第４図及び第５図は第１図の回路動
作により得られる出力波形及びエラー波形の態様を示す
図、第６図は本発明の実施例の回路ブロック図、第７図
〜第１０図は第６図の回路ブロックの動作を説明するタ
イミングチャートである。 主要部分の符号の説明 Ｃ１，Ｃ２・・・コンデンサ　１〜３，６．７・・・ス
イッチ４．８・・・ホールド回路　９・・・加算器１０
・・・制御回路 出願人　パイオニア株式会社 代理人　弁理士　籐材　元彦 （外１名） ヘ　ヘ　ヘ　ヘ　＋′、′）＋＋′ ヌ　の　Ｑ　Ｑ　”Ｃω　θ　○ ＋＋Ｊ＋、、ν　Ｑリリν へ　へ　＋　○　へ　、へ ３９　し　０　ヌ　の　（Ｑ

Claims (1)

【特許請求の範囲】
1. １端が基準電位点に共通接続された第１及び第２コンデ
   ンサと、前記第１及び第２コンデンサの充放電をディジ
   タル信号に応じて制御する制御手段と、前記第１及び第
   ２コンデンサの充電電荷に応じてアナログ信号を導出す
   る出力手段とを含むディジタル・アナログ変換器であっ
   て、前記制御手段は、前記ディジタル信号の重みの犬な
   る第１ビット群とより小なる残余ビット群とのうち前記
   第〕ビット群の各ビット毎に、このピント内容に応じて
   前記第１コンデンサへの充電のオンオフを行ってこの充
   電電荷を前記第２コンデンサへ配分ししかる後に前記第
   １コンデンサを放電制御し、次いで前記残余ビット群の
   最上位ビットの更に上位に零ビットを付加してこの零ビ
   ツト付加された第２ビット群の各ビット毎に前記第１ビ
   ット群の制御動作と同一の動作制御をなし、再び前記第
   ２ビット群の各ビット毎に、このビット内容に応じて前
   記第２コンデンサへの充電のオンオフを行ってこの充電
   電荷を前記第１コンデンサへ配分ししかる後に前記第２
   コンデンサを放電制御するよう構成されており、前記出
   力手段は、前記制御手段による前記第１ビット群の全ビ
   ット動作とそれに続く前記第２ビット群の全ビット動作
   により得られた前記第２コンデンサの出力をサンプルホ
   ールドし、また前記制御手段による２回目の前記第２ビ
   ット群の全ビット動作により得られた前記第１コンデン
   サの出力をサンプルホールドし、これら両ホールド出力
   を加算してアナログ信号とするようにしてなるディジタ
   ル・アナログ変換器。