JPS6029057A - ディジタル・アナログ変換器 - Google Patents
ディジタル・アナログ変換器Info
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- JPS6029057A JPS6029057A JP13170783A JP13170783A JPS6029057A JP S6029057 A JPS6029057 A JP S6029057A JP 13170783 A JP13170783 A JP 13170783A JP 13170783 A JP13170783 A JP 13170783A JP S6029057 A JPS6029057 A JP S6029057A
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- capacitor
- charge
- capacitors
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- 239000003990 capacitor Substances 0.000 claims abstract description 62
- 238000005070 sampling Methods 0.000 claims description 13
- 238000007599 discharging Methods 0.000 claims description 4
- 238000006243 chemical reaction Methods 0.000 abstract description 6
- 239000006185 dispersion Substances 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 8
- 238000000034 method Methods 0.000 description 4
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/66—Digital/analogue converters
- H03M1/72—Sequential conversion in series-connected stages
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はディジタル・アナログ変換器（以下Ｄ／Ａコン
バータと称す）に関し、特に電荷再配分方式ノＤ／Ａコ
ンバータに関する。
バータと称す）に関し、特に電荷再配分方式ノＤ／Ａコ
ンバータに関する。
所定ビット数の２進法のディジタル信号をアナログ信号
とするためのＤ／Ａコンバータの１つとして、いわゆる
電荷再配分方式のコンバータがある。第１図はこの電荷
再配分方式のＤ／Ａコンバータの１例の回路ブロック図
であり、１端が共に所定基準電位点（例えばアース）に
接続された等容量の第１及び第２コンデンサＣ１及びＣ
２が設けられ、これらコンデンサの充放電等の制御がス
ィッチ素子１〜３０オンオン動作により行われろように
なっている。
とするためのＤ／Ａコンバータの１つとして、いわゆる
電荷再配分方式のコンバータがある。第１図はこの電荷
再配分方式のＤ／Ａコンバータの１例の回路ブロック図
であり、１端が共に所定基準電位点（例えばアース）に
接続された等容量の第１及び第２コンデンサＣ１及びＣ
２が設けられ、これらコンデンサの充放電等の制御がス
ィッチ素子１〜３０オンオン動作により行われろように
なっている。
具体的には、コンデンサＣ３へり充電制御のためのスイ
ッチ１か設けられており、またこのコンデンサＣ５の充
電電荷をコンデンサＣ２へ再分配制御するためにスイッ
チ２が設けられている。そして、コンデンサＣ７の電荷
を放電してリセットするためにスイッチ３が設けられて
おり、これら各スイッチ１〜３が、ディンタル入力信号
（Ａ）に応じて制御回路５から発生される制御信号ＣＢ
）〜（Ｄ）により夫々オンオフ制御される。１連の所定
ビットのディジタル入力信号の最後における第２コンデ
ンサＣ２の充電電荷がサンプルホールド回路４において
サンプルホールドされ、このホールド出力がディジタル
入力信号に対応したアナログ信号となるのである。
ッチ１か設けられており、またこのコンデンサＣ５の充
電電荷をコンデンサＣ２へ再分配制御するためにスイッ
チ２が設けられている。そして、コンデンサＣ７の電荷
を放電してリセットするためにスイッチ３が設けられて
おり、これら各スイッチ１〜３が、ディンタル入力信号
（Ａ）に応じて制御回路５から発生される制御信号ＣＢ
）〜（Ｄ）により夫々オンオフ制御される。１連の所定
ビットのディジタル入力信号の最後における第２コンデ
ンサＣ２の充電電荷がサンプルホールド回路４において
サンプルホールドされ、このホールド出力がディジタル
入力信号に対応したアナログ信号となるのである。
第２，３図は第１図の回路におけろディジタル信号（Ａ
）に対する制御信号（Ｂ）〜（Ｄ）のタイミングを示す
図である。第２図はディジタル入力信号（Ａ）の所定ビ
ットかゝ１〃の場合のものであり、第３図は曳ゝ０”の
場合のものである。
）に対する制御信号（Ｂ）〜（Ｄ）のタイミングを示す
図である。第２図はディジタル入力信号（Ａ）の所定ビ
ットかゝ１〃の場合のものであり、第３図は曳ゝ０”の
場合のものである。
第２図を参照するに、入力信号のビット符号が図（Ａ）
の如くゝ１“の場合には、先ず制御信号（Ｂ）が所定期
間例えば高レベルとなってスイッチ１をオンとする。こ
の間コンデンサＣ１は、 Ｑ、 −ｃ、・■ ・・（１） なる電荷を有するように充電される。尚、■は充電電圧
である。しかる後に、制御信号（Ｃ）が所定期間高レベ
ルとなりスイッチ２をオンとする。この時、既にＣ２な
る電荷がコンデンサＣ２に充電されているとすれば、ス
イッチ２０オンによる再分配によりコンデンサＣ２の新
電荷Ｑ２は、 Ｃ２−（Ｃ，／（Ｃ，＋Ｃ２））−（Ｑ：＋Ｃ＋Ｖ）
−（２）となる。しかる後に制御信号ｎが高レベルとな
ってスイッチ３がオンとなり、コンデンサＣ１は放電さ
れてリセットされる。
の如くゝ１“の場合には、先ず制御信号（Ｂ）が所定期
間例えば高レベルとなってスイッチ１をオンとする。こ
の間コンデンサＣ１は、 Ｑ、 −ｃ、・■ ・・（１） なる電荷を有するように充電される。尚、■は充電電圧
である。しかる後に、制御信号（Ｃ）が所定期間高レベ
ルとなりスイッチ２をオンとする。この時、既にＣ２な
る電荷がコンデンサＣ２に充電されているとすれば、ス
イッチ２０オンによる再分配によりコンデンサＣ２の新
電荷Ｑ２は、 Ｃ２−（Ｃ，／（Ｃ，＋Ｃ２））−（Ｑ：＋Ｃ＋Ｖ）
−（２）となる。しかる後に制御信号ｎが高レベルとな
ってスイッチ３がオンとなり、コンデンサＣ１は放電さ
れてリセットされる。
次に、第３図を参照するに、入力信号のビット符号が図
（Ａ）の如くゝゝＯ“の場合には、制御信号（Ｂ）は低
レベルを維持するから、スイッチ１はオフのままであり
コンデンサＣ１への充電は行われない。次に制御信号（
Ｃ）が所定期間高レベルとなりスイッチ２をオンとして
電荷の再配分が行われる。この時のコンデンサＣ２の電
荷は、 Ｃ２＝ （Ｃ２／（Ｃ，＋Ｃ２））・ＱＪ ・・・（３
）となる。しかる後に、制御信号（Ｄ）が高レベルとな
ってスイッチ３がオンとなり、コンデンサＣ１は放電さ
れてリセットされる。
（Ａ）の如くゝゝＯ“の場合には、制御信号（Ｂ）は低
レベルを維持するから、スイッチ１はオフのままであり
コンデンサＣ１への充電は行われない。次に制御信号（
Ｃ）が所定期間高レベルとなりスイッチ２をオンとして
電荷の再配分が行われる。この時のコンデンサＣ２の電
荷は、 Ｃ２＝ （Ｃ２／（Ｃ，＋Ｃ２））・ＱＪ ・・・（３
）となる。しかる後に、制御信号（Ｄ）が高レベルとな
ってスイッチ３がオンとなり、コンデンサＣ１は放電さ
れてリセットされる。
いま、入力ディジタル信号（３）かにビットの信号（ｋ
は自然数）の場合は、各ビットの内容（１又はＯを相称
する）に対応して、各ビット毎に第２図又は第３図を用
いて説明した手順をもって制御回路５から各制御信号（
１３）〜（Ｄ）が発生されて、最終ビットにおける制御
動作が終了した時点のコンデンサＣ２に畜積された電荷
Ｑ２がサンプルホールド回路４にてホールドされる。こ
のホールド出力かディジタル入力信号に対応したアナロ
グ信号となるのである。
は自然数）の場合は、各ビットの内容（１又はＯを相称
する）に対応して、各ビット毎に第２図又は第３図を用
いて説明した手順をもって制御回路５から各制御信号（
１３）〜（Ｄ）が発生されて、最終ビットにおける制御
動作が終了した時点のコンデンサＣ２に畜積された電荷
Ｑ２がサンプルホールド回路４にてホールドされる。こ
のホールド出力かディジタル入力信号に対応したアナロ
グ信号となるのである。
上記（２） 、 （３）式を用いて、最終的に得られる
んビットディジクル信号による充電電荷Ｑ２は次式とな
る○ ここに、７ｒｌはＬ番目のビットがゝゝ１″の時は１、
ＩＩＱ”の時は０であるものと規定する。（４）式の意
味するところはＬ番目のビットによりコンデンサＣ２に
充電された電荷はその後の１ビツトの動作が行われる毎
にＣ２／（Ｃ１＋０２）倍の等比級数で漸減して行くこ
とである。
んビットディジクル信号による充電電荷Ｑ２は次式とな
る○ ここに、７ｒｌはＬ番目のビットがゝゝ１″の時は１、
ＩＩＱ”の時は０であるものと規定する。（４）式の意
味するところはＬ番目のビットによりコンデンサＣ２に
充電された電荷はその後の１ビツトの動作が行われる毎
にＣ２／（Ｃ１＋０２）倍の等比級数で漸減して行くこ
とである。
いま、Ｑ、はＣＩとＶとにより定まる定数であるから、
となり、コンデンサＣ２の出力によりアナログ信号が得
られるのである。
となり、コンデンサＣ２の出力によりアナログ信号が得
られるのである。
上記においては、Ｃ，＝： Ｃ２とした理想的な場合で
あるが、実際には容量値Ｃ，、Ｃ２には誤差が存在する
ことから、Ｃ，、＝（１−β）Ｃｏ 、 Ｃ２＝（１＋
β）Ｃｏ とおいて考察する。尚、０〈β〈１である。
あるが、実際には容量値Ｃ，、Ｃ２には誤差が存在する
ことから、Ｃ，、＝（１−β）Ｃｏ 、 Ｃ２＝（１＋
β）Ｃｏ とおいて考察する。尚、０〈β〈１である。
（４）式において、上記Ｃ１及びＣ２を代入すると、・
・・（６） となる。理想型である（４）式と（６）式とを比較すれ
ば、絶対値において、（１−β２）の定数差は直線性に
は無関係であってこれを無視すると、Σの項における（
１＋βだ２の項が、Ｚ、にて規定されて存在したりしな
かったりし、またＬビット目で規定される（ｋ−ｉ）乗
により大きさが異なったりして、理想型に対しズレを生
じ歪となって雑音の発生を招来するのである。
・・（６） となる。理想型である（４）式と（６）式とを比較すれ
ば、絶対値において、（１−β２）の定数差は直線性に
は無関係であってこれを無視すると、Σの項における（
１＋βだ２の項が、Ｚ、にて規定されて存在したりしな
かったりし、またＬビット目で規定される（ｋ−ｉ）乗
により大きさが異なったりして、理想型に対しズレを生
じ歪となって雑音の発生を招来するのである。
ここで、標準化されたズレＥ、を考えれば、・・・（７
） と表わされ、Ｌ番目のビットが最終のにビット目まで動
作した時のズレΔＥ、は、 ｋ−乙＋１ ΔＥＬ−（］／２） ・（λβ＋Ｂβ２＋・・・） ・
・・（８）となる。ここに、β〈１ならばβ２以上の項
は無視可能であるから、 ｋ−乙＋１ ΔＥＬ−（１／２） ・Ａβ ・・・（９）となる。（
９）式により得られた値を表１に示す。
） と表わされ、Ｌ番目のビットが最終のにビット目まで動
作した時のズレΔＥ、は、 ｋ−乙＋１ ΔＥＬ−（］／２） ・（λβ＋Ｂβ２＋・・・） ・
・・（８）となる。ここに、β〈１ならばβ２以上の項
は無視可能であるから、 ｋ−乙＋１ ΔＥＬ−（１／２） ・Ａβ ・・・（９）となる。（
９）式により得られた値を表１に示す。
表１において、最大歪はＺｉがすべて１１Ｎの表１
場合であり、これが最小単位を越えないという条件の下
にβについて考える。ｋ＝４．８及び１６の各ビット数
に対する最小単位は、（１／２）“（１／２）。
にβについて考える。ｋ＝４．８及び１６の各ビット数
に対する最小単位は、（１／２）“（１／２）。
６
及び（１／２） であるから、この各個を最大歪０．６
８８β、０．９６５β及び１・βが夫々越えないものと
して、βの許容度は、夫々０．０９０９．０．００４及
び０．００００１５ と計算される。
８８β、０．９６５β及び１・βが夫々越えないものと
して、βの許容度は、夫々０．０９０９．０．００４及
び０．００００１５ と計算される。
コンデンサＣ１と０２との差は２βであるから、この差
は４ビツトでは１８チまで、８ビットでは０．８チまで
夫々許容される。しかし、１６ビノトでは０００３チま
でしか許されず、従って、０．１％の誤差でコンデンサ
が製造できたとしても１０ビット程度のＤμコンバータ
しか実現し得ないことになる。
は４ビツトでは１８チまで、８ビットでは０．８チまで
夫々許容される。しかし、１６ビノトでは０００３チま
でしか許されず、従って、０．１％の誤差でコンデンサ
が製造できたとしても１０ビット程度のＤμコンバータ
しか実現し得ないことになる。
第４図（Ａ）はコンデンサＣ１及びＣ２の容量値のずれ
に起因するアナログ出力の歪の１例を示す図であり、実
線で示す曲線２０が真のアナログ値であり、点線で示す
曲線２１が歪を伴ったＤ／Ａコンバータのアナログ出力
である。尚、Ｔｏはサンプリング周期を示している。こ
のように、各サンプリング値に対応したアナログ出力レ
ベルは真のアナログレベルに対して一方向（図では正方
向）のみにずれ、そのずれ幅は各サンプリング個毎に異
なり一定とはならないことが知られており、このずれが
出力歪となるわけである。
に起因するアナログ出力の歪の１例を示す図であり、実
線で示す曲線２０が真のアナログ値であり、点線で示す
曲線２１が歪を伴ったＤ／Ａコンバータのアナログ出力
である。尚、Ｔｏはサンプリング周期を示している。こ
のように、各サンプリング値に対応したアナログ出力レ
ベルは真のアナログレベルに対して一方向（図では正方
向）のみにずれ、そのずれ幅は各サンプリング個毎に異
なり一定とはならないことが知られており、このずれが
出力歪となるわけである。
第４図但）に各サンプリング値に対すゐアナログ出力レ
ベルのずれすなわちエラー成分を示している。
ベルのずれすなわちエラー成分を示している。
このエラー成分を補正するために、各サンプリング値に
対応するディジタル信号毎に、コンデンサＣＩ及びＣ２
の役目を互いに切換えて上述したと同等の動作を行わせ
、同一ディジタル信号毎に２回のアナログ変換動作をな
し、両アナログ出力を加算する方法か考えられる。この
場合、第２回目の動作においては、第５図（Ａ） 、
（Ｂ）に示すように真のアナログ値に対し負方向のみに
ずれ、そのずれ幅は第４図に示した第１回目の動作にお
けるそれと同一となることから、両動作により得られた
アナログ出力を加算することにより、エラー成分が互い
に打消し合って正確なアナログ信号が得られるのである
。
対応するディジタル信号毎に、コンデンサＣＩ及びＣ２
の役目を互いに切換えて上述したと同等の動作を行わせ
、同一ディジタル信号毎に２回のアナログ変換動作をな
し、両アナログ出力を加算する方法か考えられる。この
場合、第２回目の動作においては、第５図（Ａ） 、
（Ｂ）に示すように真のアナログ値に対し負方向のみに
ずれ、そのずれ幅は第４図に示した第１回目の動作にお
けるそれと同一となることから、両動作により得られた
アナログ出力を加算することにより、エラー成分が互い
に打消し合って正確なアナログ信号が得られるのである
。
しかし、この方法では同一ディジクル信号毎に２回の制
御動作を必要としその制御が煩雑であると共に変換時間
の増大を招来する。
御動作を必要としその制御が煩雑であると共に変換時間
の増大を招来する。
本発明の目的は、変換時間を増大することなく２つのコ
ンデンサの容量差による出力歪を減少させた精度の良い
Ｄ／Ａコンバータを提供することを目的としている。
ンデンサの容量差による出力歪を減少させた精度の良い
Ｄ／Ａコンバータを提供することを目的としている。
本発明によるディジタル・アナログ変換器は１端が基準
電位点に共通接続された第１及び第２コンデンサと、こ
れら第１及び第２コンデンサの充放電を制御する制御手
段とを有し、この制御手段は、アナログ信号をサンプリ
ングして得られる所定ビット数のディジタル信号の各ビ
ット毎に、このビット内容に応じて一方のコンデンサの
充電のオンオフを行ってこの充電に荷を他方のコンデン
サへ配分ししかる後に当該一方のコンデンサの放電をな
すよう構成されてなるディジタル・アナログ変換器であ
って、制御手段は、当該一方のコンデンサ及び他方のコ
ンデンサの機能をサンプリングして得られたディジタル
信号毎に交互に切換え制御するよう構成されており、各
ディジタル信号毎の制御手段の制御動作により得られた
コンデンサの充電電荷に対応した出力をアナログ信号と
してなることを特徴としている。
電位点に共通接続された第１及び第２コンデンサと、こ
れら第１及び第２コンデンサの充放電を制御する制御手
段とを有し、この制御手段は、アナログ信号をサンプリ
ングして得られる所定ビット数のディジタル信号の各ビ
ット毎に、このビット内容に応じて一方のコンデンサの
充電のオンオフを行ってこの充電に荷を他方のコンデン
サへ配分ししかる後に当該一方のコンデンサの放電をな
すよう構成されてなるディジタル・アナログ変換器であ
って、制御手段は、当該一方のコンデンサ及び他方のコ
ンデンサの機能をサンプリングして得られたディジタル
信号毎に交互に切換え制御するよう構成されており、各
ディジタル信号毎の制御手段の制御動作により得られた
コンデンサの充電電荷に対応した出力をアナログ信号と
してなることを特徴としている。
以下に本発明を図面を用いて説明する。
第６図は本発明の実施例の回路ブロック図であり、第１
図と同等部分は同一符号により示されている。
図と同等部分は同一符号により示されている。
本例では、第１図の回路構成の他に第２コンデンサＣ２
の充放電スイッチ６及び７と、第１コンデンサＣ１の電
荷に対応した出力をサンプルホールドする第２ホールド
回路８とを付加し、両ホールド回路４及び８０ホールド
出力を出力選択スイッチ９にて選択しこれをＬＰＦ （
ローパスフィルタ戸１を介して出力するようにしている
。
の充放電スイッチ６及び７と、第１コンデンサＣ１の電
荷に対応した出力をサンプルホールドする第２ホールド
回路８とを付加し、両ホールド回路４及び８０ホールド
出力を出力選択スイッチ９にて選択しこれをＬＰＦ （
ローパスフィルタ戸１を介して出力するようにしている
。
本例における制御回路１０においても、ディジタル入力
信号（５）に応じて制御信号（Ｂ）〜（Ｔ））及び（Ｂ
’） 。
信号（５）に応じて制御信号（Ｂ）〜（Ｔ））及び（Ｂ
’） 。
（Ｄ′）が夫々発生されろようになっており、信号（Ｂ
′）及び（Ｄ′）によりスイッチ６及び７が夫々オンオ
フ制御される。また、ホールド回路４及び８のサンプル
パルスやスィッチ９０制御信号等も制御回路１０から発
生される。
′）及び（Ｄ′）によりスイッチ６及び７が夫々オンオ
フ制御される。また、ホールド回路４及び８のサンプル
パルスやスィッチ９０制御信号等も制御回路１０から発
生される。
かかる構成において、ｋビットのディジタル入力信号（
Ａ）の各ビット毎に、このビット内容すなわち１ゝ１“
及びゝゝ０“に夫々応じて第７図及び第８図に示す如き
制御信号向〜（Ｄ）が順次発生されてスイッチ】〜３が
それに応じて動作する。これは第１図の従来例と同一動
作であり、第２図及び第３図のタイミング波形と全く同
一である。すべてのビットについて上記動作が終了した
時点で、（６）式で示す電荷Ｑ２が第２コンデンサＣ２
へ充電されているから、こ′れがホールド回路４におし
・てサンプルホールドされることになる。
Ａ）の各ビット毎に、このビット内容すなわち１ゝ１“
及びゝゝ０“に夫々応じて第７図及び第８図に示す如き
制御信号向〜（Ｄ）が順次発生されてスイッチ】〜３が
それに応じて動作する。これは第１図の従来例と同一動
作であり、第２図及び第３図のタイミング波形と全く同
一である。すべてのビットについて上記動作が終了した
時点で、（６）式で示す電荷Ｑ２が第２コンデンサＣ２
へ充電されているから、こ′れがホールド回路４におし
・てサンプルホールドされることになる。
次に続いて入力されるんビットのディジタル信号（Ａ）
に対しては、第９図及び１０図に示すタイミングをもっ
て各スイッチが動作する。すなわち、当該ディジタル信
号の所定ビソトカい１“の場合には第９図に示すように
、制御信号（Ｂ′）が高レベルとなりスイッチ６がオン
となって第２コンデンサＣ２が充電される。しかる後に
、制御信号（Ｃ）が高レベルとなりスイッチ２をオンと
して、電荷の配分がなされる。そして、制御信！（Ｄ’
）が高レベルとなり、スイッチ７がオンとなってコンデ
ンサＣ２は放電されリセットされる。
に対しては、第９図及び１０図に示すタイミングをもっ
て各スイッチが動作する。すなわち、当該ディジタル信
号の所定ビソトカい１“の場合には第９図に示すように
、制御信号（Ｂ′）が高レベルとなりスイッチ６がオン
となって第２コンデンサＣ２が充電される。しかる後に
、制御信号（Ｃ）が高レベルとなりスイッチ２をオンと
して、電荷の配分がなされる。そして、制御信！（Ｄ’
）が高レベルとなり、スイッチ７がオンとなってコンデ
ンサＣ２は放電されリセットされる。
次に、第１０図を参照するに、入力信号のビットが回内
の如＜１０“の場合には、制御信号（Ｂ′）は低レベル
と維持するからスイッチ６はオフであり、コンデンサＣ
２への充電は行われない。次に制御信号（Ｃ）が高レベ
ルとなりスイッチ２をオンとして電荷配分が行われる。
の如＜１０“の場合には、制御信号（Ｂ′）は低レベル
と維持するからスイッチ６はオフであり、コンデンサＣ
２への充電は行われない。次に制御信号（Ｃ）が高レベ
ルとなりスイッチ２をオンとして電荷配分が行われる。
しかる後に、制御信号（Ｄ′）が高レベルとなってスイ
ッチ７がオンとなり、コンデンサＣ２の放電リセットが
なされる。
ッチ７がオンとなり、コンデンサＣ２の放電リセットが
なされる。
かかる動作が順次行われて、ｋビット目の動作終了時に
ホールド回路８によって第１コンデンサＣ１の充電電荷
に対応した信号がサンプルホールドされる。こうして得
られたホールド出力がスイッチ９により選択されて導出
される。
ホールド回路８によって第１コンデンサＣ１の充電電荷
に対応した信号がサンプルホールドされる。こうして得
られたホールド出力がスイッチ９により選択されて導出
される。
このように、アナログ信号をサンプリングして得られた
各ディジタル信号毎に交互に第１及び第２コンデンサの
機能を互いに切換えて動作制御を行って、これらコンデ
ンサの出力をスイッチ９により交互に選択してＬＰＦＩ
Ｉへ印加し、このＬＰＦＩＩの出力をアナログ信号とす
ることにより本発明の上記目的が達成されるのである。
各ディジタル信号毎に交互に第１及び第２コンデンサの
機能を互いに切換えて動作制御を行って、これらコンデ
ンサの出力をスイッチ９により交互に選択してＬＰＦＩ
Ｉへ印加し、このＬＰＦＩＩの出力をアナログ信号とす
ることにより本発明の上記目的が達成されるのである。
第１１図はこうして得られたスイッチ９の出力端（ＬＰ
Ｆｎの入力端）におけるアナログ出力とエラーとの関係
を示す図であり、囚の実線の曲線２０が真のアナログ値
であり、点線の曲線２１が第６図の回路方式により得ら
れたアナログ出力である。図（Ｂ）にエラー成分波形が
示されており、このエラー波形の周波数成分は、サンプ
リング周波数ｆ。（１，、’ｌ’。’）の１／２を基本
波として有することになる。従って、ＬＰＦＩＩがｆ。
Ｆｎの入力端）におけるアナログ出力とエラーとの関係
を示す図であり、囚の実線の曲線２０が真のアナログ値
であり、点線の曲線２１が第６図の回路方式により得ら
れたアナログ出力である。図（Ｂ）にエラー成分波形が
示されており、このエラー波形の周波数成分は、サンプ
リング周波数ｆ。（１，、’ｌ’。’）の１／２を基本
波として有することになる。従って、ＬＰＦＩＩがｆ。
７２以上の成分を阻止する理想フィルタであれば当該エ
ラー成分は略消滅することになるが、実際にはＬＰＦの
特性は理想特性とはならな℃・。そこで、元のアナログ
信号をサンプリングしてディジタル化する際のサンプリ
ング周波数を充分に犬としておけば、ＬＰＦｎによりｆ
、／２を基本波とするエラー成分は完全に除去可能とな
るのである０ 尚、以下にエラー成分の大きさにつき考えるに、従来例
の動作と同じ様にコンデンサＣ１を充電しコンデンサＣ
２へ電荷配分を行りてコンデンサＣ２から出力を得る場
合には、この出力は（６）式で示されそのエラー成分は
（９）式となる。他方、コンデンサＣ。
ラー成分は略消滅することになるが、実際にはＬＰＦの
特性は理想特性とはならな℃・。そこで、元のアナログ
信号をサンプリングしてディジタル化する際のサンプリ
ング周波数を充分に犬としておけば、ＬＰＦｎによりｆ
、／２を基本波とするエラー成分は完全に除去可能とな
るのである０ 尚、以下にエラー成分の大きさにつき考えるに、従来例
の動作と同じ様にコンデンサＣ１を充電しコンデンサＣ
２へ電荷配分を行りてコンデンサＣ２から出力を得る場
合には、この出力は（６）式で示されそのエラー成分は
（９）式となる。他方、コンデンサＣ。
とＣ２との機能を逆として動作させてコンデンサＣ１か
ら出力を得る場合には、この出力は、・・・（１０） となる。よって標準化されたずれＥは、［（１−（−１
）”・β）”−５１〕・・・（１２）となり、β２以上
の項を無視すれば、 ΔＥｉ−＜−１）ｋ’″−゛・（１／２か１゛・Ａリ
・・・（１３）となる。（１０）式と（１３）式とによ
り得られたん−１６の場合の各エラー成分の値をβによ
り標準化して（１／βとして）表２に示す。
ら出力を得る場合には、この出力は、・・・（１０） となる。よって標準化されたずれＥは、［（１−（−１
）”・β）”−５１〕・・・（１２）となり、β２以上
の項を無視すれば、 ΔＥｉ−＜−１）ｋ’″−゛・（１／２か１゛・Ａリ
・・・（１３）となる。（１０）式と（１３）式とによ
り得られたん−１６の場合の各エラー成分の値をβによ
り標準化して（１／βとして）表２に示す。
本発明に示した方式においてエラー成分をより小とする
には、ディジタル入力信号の最上位ビットに追加“０”
（Ｅ、γｔｒａ１０″）ビットを加えて上述した動作を
行えば、各ビットが１ビツトずつ下位桁ヘシフトされる
ことになるからアナログ出力レベルは１／２になるが、
標準化されたエラー成分は、（−１）ｋ−′″−２・（
］／２か１′・Ａ′ となりこれを算出すると、追加Ｘ
′ＯＩｔビットを加えない場合に比し１／４に減少する
ので、Ｓハとしては２倍となりＳハの向上が可能となる
。
には、ディジタル入力信号の最上位ビットに追加“０”
（Ｅ、γｔｒａ１０″）ビットを加えて上述した動作を
行えば、各ビットが１ビツトずつ下位桁ヘシフトされる
ことになるからアナログ出力レベルは１／２になるが、
標準化されたエラー成分は、（−１）ｋ−′″−２・（
］／２か１′・Ａ′ となりこれを算出すると、追加Ｘ
′ＯＩｔビットを加えない場合に比し１／４に減少する
ので、Ｓハとしては２倍となりＳハの向上が可能となる
。
六 ２
斜上の如く、本発明によれば２つのコンデンサの容量差
に起因する出力歪を変換時間を増大させることなく軽減
することができるという利点がある。
に起因する出力歪を変換時間を増大させることなく軽減
することができるという利点がある。
尚、制御回路はマイクロプロセッサ等のコンピュータを
用いそのプログラムにより容易に実現可能である。
用いそのプログラムにより容易に実現可能である。
第１図は従来のしへ、コンバータの回路ブロック図、第
２図及び第３図は第１図のブロックの動作を説明するタ
イミングチャート、第４図及び第５図は第１図の回路動
作により得られる出力波形及びエラー波形の態様を示す
図、第６図は本発明の実施例の回路ブロック図、第７図
〜第１０図は第６図の回路ブロックの動作を説明するタ
イミングチャート、第１１図は第６図の回路により得ら
れる出力波形及びエラー波形を示す図である。 主要部分の符号の説明 Ｃ，、Ｃ２・・・コンデンサ １〜３，６．７ ・・・スイッチ ４．８ ・・・ホールド回路 １０ ・・・・・・制御回路 １１ ・・・・・・ＬＰＦ 出願人 パイオニア株式会社 代理人 弁理士 藤村元彦 （外１名）
２図及び第３図は第１図のブロックの動作を説明するタ
イミングチャート、第４図及び第５図は第１図の回路動
作により得られる出力波形及びエラー波形の態様を示す
図、第６図は本発明の実施例の回路ブロック図、第７図
〜第１０図は第６図の回路ブロックの動作を説明するタ
イミングチャート、第１１図は第６図の回路により得ら
れる出力波形及びエラー波形を示す図である。 主要部分の符号の説明 Ｃ，、Ｃ２・・・コンデンサ １〜３，６．７ ・・・スイッチ ４．８ ・・・ホールド回路 １０ ・・・・・・制御回路 １１ ・・・・・・ＬＰＦ 出願人 パイオニア株式会社 代理人 弁理士 藤村元彦 （外１名）
Claims (1)
- １端が基準電位点に共通接続された第１及び第２コンデ
ンサと、前記第１及び第２コンデンサの充放電を制御す
る制御手段とを有し、この制御手段は、アナログ信号を
サンプリングして得られる所定ビット数のディジタル信
号の各ビット毎に、このビット内容に応じて一方のコン
デンサの充電のオンオフを行ってこの充電電荷を他方の
コンデンサへ配分ししかる後に前記一方のコンデンサの
放電をなすよう構成されてなるディジタル・アナログ変
換器であって、前記制御手段は、前記一方のコンデンサ
及び前記他方のコンデンサの機能を前記サンプリングし
て得られたディジタル信号毎に交互に切換え制御するよ
う構成されており、前記各ディジタル信号愕の前記制御
手段の制御動作により得られたコンデンサの充電電荷に
対応した出力をアナログ信号としてなるディジタル・ア
ナログ変換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13170783A JPS6029057A (ja) | 1983-07-19 | 1983-07-19 | ディジタル・アナログ変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13170783A JPS6029057A (ja) | 1983-07-19 | 1983-07-19 | ディジタル・アナログ変換器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6029057A true JPS6029057A (ja) | 1985-02-14 |
| JPH0531852B2 JPH0531852B2 (ja) | 1993-05-13 |
Family
ID=15064318
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13170783A Granted JPS6029057A (ja) | 1983-07-19 | 1983-07-19 | ディジタル・アナログ変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6029057A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62171230A (ja) * | 1986-01-22 | 1987-07-28 | Nec Corp | デイジタルアナログ変換回路 |
| JPH04106733U (ja) * | 1991-02-27 | 1992-09-14 | スタンレー電気株式会社 | 色度測定装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56104532A (en) * | 1980-01-25 | 1981-08-20 | Toshin Prod Kk | Digital-analog converting circuit |
-
1983
- 1983-07-19 JP JP13170783A patent/JPS6029057A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56104532A (en) * | 1980-01-25 | 1981-08-20 | Toshin Prod Kk | Digital-analog converting circuit |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62171230A (ja) * | 1986-01-22 | 1987-07-28 | Nec Corp | デイジタルアナログ変換回路 |
| JPH04106733U (ja) * | 1991-02-27 | 1992-09-14 | スタンレー電気株式会社 | 色度測定装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0531852B2 (ja) | 1993-05-13 |
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