JPS60153501A - マイクロプロセツサによる電気付勢装置 - Google Patents
マイクロプロセツサによる電気付勢装置Info
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- JPS60153501A JPS60153501A JP816284A JP816284A JPS60153501A JP S60153501 A JPS60153501 A JP S60153501A JP 816284 A JP816284 A JP 816284A JP 816284 A JP816284 A JP 816284A JP S60153501 A JPS60153501 A JP S60153501A
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- microprocessor
- load
- clock
- signal
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
- G06F11/0751—Error or fault detection not based on redundancy
- G06F11/0754—Error or fault detection not based on redundancy by exceeding limits
- G06F11/0757—Error or fault detection not based on redundancy by exceeding limits by exceeding a time limit, i.e. time-out, e.g. watchdogs
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- G06F11/0745—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation the processing taking place on a specific hardware platform or in a specific software environment in an input/output transactions management context
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- General Physics & Mathematics (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
■技術分野
本発明は電気負荷への電力供給制御をマイクロプロセッ
サで行なう電気付勢装置に関し、特に、所定タイミング
を一外れた連続通電により負荷あるいはそれに関連する
機器等、に損傷をもたらすことがあるような負荷、たと
えば複写機の原稿照明用ランプ、の電力供給制御をマイ
クロプロセッサで行なう電気付勢装置に関する。
サで行なう電気付勢装置に関し、特に、所定タイミング
を一外れた連続通電により負荷あるいはそれに関連する
機器等、に損傷をもたらすことがあるような負荷、たと
えば複写機の原稿照明用ランプ、の電力供給制御をマイ
クロプロセッサで行なう電気付勢装置に関する。
■従来技術
たとえば原稿照明用ランプをマイクロプロセッサで制御
する複写機では、往来は第１図に示すように電気付勢装
置が構成されている。
する複写機では、往来は第１図に示すように電気付勢装
置が構成されている。
すなわち、交流電源に、負荷１．出力制御装置２および
異常時遮断用の負荷遮断装置３を直列に接続し、マイク
ロプロセッサを主体とするコントローラ５で負荷１の付
勢、消勢を制御する。
異常時遮断用の負荷遮断装置３を直列に接続し、マイク
ロプロセッサを主体とするコントローラ５で負荷１の付
勢、消勢を制御する。
出力制御装置２は、位相制御スイッチング素子（サイリ
スタ、トライアック等）を用いるもの、整流用ダイオー
ドブリッジとスイッチングトランジスタを備えるもの等
がある。コントローラ５は、所定のタイミングで出力制
御装置２にオン指示信号を与え、所定のオン期間の終了
時にオン指示信号を撤回する。負荷１への電圧印加は負
荷モニタ回路４で検出する。モニタ回路４の検出信号は
コントローラ４で監視する。
スタ、トライアック等）を用いるもの、整流用ダイオー
ドブリッジとスイッチングトランジスタを備えるもの等
がある。コントローラ５は、所定のタイミングで出力制
御装置２にオン指示信号を与え、所定のオン期間の終了
時にオン指示信号を撤回する。負荷１への電圧印加は負
荷モニタ回路４で検出する。モニタ回路４の検出信号は
コントローラ４で監視する。
コントローラ５は出力制御装置２への出力状態（オン指
示、オフ指示）とモニタ回路４よりの検出信号とを対比
して出力制御装置２．負荷１等の短絡、断線等を判別し
て、短絡時には負荷遮断装置３に遮断指示信号を与えて
電源を遮断する。
示、オフ指示）とモニタ回路４よりの検出信号とを対比
して出力制御装置２．負荷１等の短絡、断線等を判別し
て、短絡時には負荷遮断装置３に遮断指示信号を与えて
電源を遮断する。
コン１−ローラ５が暴走すると、負荷１の電力制御が乱
れ、所定のタイミングで負荷１に電力が供給されなかっ
たり、あるいは負荷′１に電力が供給されっばなしにな
るなど、所定の制御が行なわれなくなり、場合によって
は危険な状態となる。
れ、所定のタイミングで負荷１に電力が供給されなかっ
たり、あるいは負荷′１に電力が供給されっばなしにな
るなど、所定の制御が行なわれなくなり、場合によって
は危険な状態となる。
そこで従来においては、一定の周期で割込みがかけられ
る態様において、外付はタイマで割込みから時限を開始
し、該一定の周期で割込みが実行されないと暴走と見な
してタイマの時限完了によりマイクロプロセッサをリセ
ットすることが提案されている（特公昭５８−３５２９
１号、特公昭５８−３５２９２号公報）。しかしこれは
割込みを実質上実行しない態様、および割込みを実行し
てもそれが一定周期でない態様では利用できない。
る態様において、外付はタイマで割込みから時限を開始
し、該一定の周期で割込みが実行されないと暴走と見な
してタイマの時限完了によりマイクロプロセッサをリセ
ットすることが提案されている（特公昭５８−３５２９
１号、特公昭５８−３５２９２号公報）。しかしこれは
割込みを実質上実行しない態様、および割込みを実行し
てもそれが一定周期でない態様では利用できない。
マイクロプロセッサの構成要素の中で、クロック発振器
の発振素子あるいは関連部品のコンデンサ等が故障した
り、又マイクロプロセッサの分周回路あるいはカウンタ
等が故障すると、マイクロプロセッサは、その動作が停
止状態になる。この時、マイクロプロセッサにつながる
出力装置が通電になっていると、過熱する事がある。こ
の状態を防止するために出力装置の出力をマイクロプロ
セッサ側にもどし、異常の有無を監視していた。
の発振素子あるいは関連部品のコンデンサ等が故障した
り、又マイクロプロセッサの分周回路あるいはカウンタ
等が故障すると、マイクロプロセッサは、その動作が停
止状態になる。この時、マイクロプロセッサにつながる
出力装置が通電になっていると、過熱する事がある。こ
の状態を防止するために出力装置の出力をマイクロプロ
セッサ側にもどし、異常の有無を監視していた。
しかし、若しマイクロプロセッサ側でその動作が停止状
態になっていると、この監視機構も動作しない。そこで
、出力装置側で監視し、安全になるように過熱防止装置
を設けていた。この装置は出力毎（負荷毎）に設けなく
てはならなくなり１部品点数が増太し、コスト、信頼性
の点で問題があった。
態になっていると、この監視機構も動作しない。そこで
、出力装置側で監視し、安全になるように過熱防止装置
を設けていた。この装置は出力毎（負荷毎）に設けなく
てはならなくなり１部品点数が増太し、コスト、信頼性
の点で問題があった。
■目的
本発明はマイクロプロセッサの動作異常検知に一定周期
の割込み実行を必要とせず、しかもマイクロプロセッサ
側の故障はマイクロプロセッサ側で処理して全体のコス
トと信頼性を向上させることを目的とする。
の割込み実行を必要とせず、しかもマイクロプロセッサ
側の故障はマイクロプロセッサ側で処理して全体のコス
トと信頼性を向上させることを目的とする。
■構成
この目的を達成するために本発明においては、マイクロ
プロセッサがクロックを基準に動作するのに着目し、そ
のクロック出力又はぞ九と同等な、クロック出力と同期
した信号を監視してマイクロプロセッサの動作異常を検
出し、動作異常を検出すると負荷への電源を遮断する構
成とする。
プロセッサがクロックを基準に動作するのに着目し、そ
のクロック出力又はぞ九と同等な、クロック出力と同期
した信号を監視してマイクロプロセッサの動作異常を検
出し、動作異常を検出すると負荷への電源を遮断する構
成とする。
第２図に本発明の構成概要を示す。本発明ではコントロ
ーラ５のマイクロプロセッサのクロック′ 出力あるい
はそれと同様な変化を示す信号出力に出力モニタ６（モ
ニタ手段）を接続し、これがクロック異常（あるいはそ
れに相当の異常）を検出すると負荷遮断袋＠３を遮断に
する。
ーラ５のマイクロプロセッサのクロック′ 出力あるい
はそれと同様な変化を示す信号出力に出力モニタ６（モ
ニタ手段）を接続し、これがクロック異常（あるいはそ
れに相当の異常）を検出すると負荷遮断袋＠３を遮断に
する。
第３図に本発明の一実施例要部を示す。これにおいては
コン１〜ローラ５をマイクロプロセッサ５ａで構成し、
そのクロック出力にり１−リガブルモノマルチバイブレ
ータ６ａを接続している。
コン１〜ローラ５をマイクロプロセッサ５ａで構成し、
そのクロック出力にり１−リガブルモノマルチバイブレ
ータ６ａを接続している。
す１−リガブルモノマルチバイブレータ（以下バイブレ
ータと称する）６ａは正常時のクロック出力周期よりも
やや長い時限値を設定したものであり、クロックが該時
限値よりも短い周期で到来している間はクロックで再ト
リガーされて常時低レベルＬの出力を生じている。クロ
ックが連断えると、あるいは時限値よりも長い周期にな
ると、バイブレータ６ａの出力が高レベルＨに反転し、
オアゲート７を通して負荷遮断装置３に遮断指示信号を
与える。クロックと同様に変化する信号としては、ＡＬ
Ｅ（Ａｄｄｒｅｓｓ Ｌａｔ、ｃｈ Ｅｎａｂｌｅ）が
あり、これを利用してもよい。
ータと称する）６ａは正常時のクロック出力周期よりも
やや長い時限値を設定したものであり、クロックが該時
限値よりも短い周期で到来している間はクロックで再ト
リガーされて常時低レベルＬの出力を生じている。クロ
ックが連断えると、あるいは時限値よりも長い周期にな
ると、バイブレータ６ａの出力が高レベルＨに反転し、
オアゲート７を通して負荷遮断装置３に遮断指示信号を
与える。クロックと同様に変化する信号としては、ＡＬ
Ｅ（Ａｄｄｒｅｓｓ Ｌａｔ、ｃｈ Ｅｎａｂｌｅ）が
あり、これを利用してもよい。
第４図に本発明のもう１つの実施例の要部を示す。この
実施例では、マイクロプロセッサ５ｂのクロック出力に
第１のリトリガブルモノマルチバイフレータロａ１を接
続し、ＡＬＥ出力に第２のモノマルチバイブレータ６ａ
２を接続している。
実施例では、マイクロプロセッサ５ｂのクロック出力に
第１のリトリガブルモノマルチバイフレータロａ１を接
続し、ＡＬＥ出力に第２のモノマルチバイブレータ６ａ
２を接続している。
マイクロプロセッサ５ｂは、正常動作であればりロック
出力及びＡＬＥが定周期で変化する。若し水晶振動子が
破損すると、クロック出力が停止すると同時に、 、Ａ
ＬＥも止まってしまう。他の原因例えばマイクロプロセ
ッサ５ｂの内部動作が不良になると、クロック出力又は
ＡＬＥ出力に何らかの影響を与える事が多い。これらの
監視としてバイブレータ６ａ１ｙ６ａ２を用いている。
出力及びＡＬＥが定周期で変化する。若し水晶振動子が
破損すると、クロック出力が停止すると同時に、 、Ａ
ＬＥも止まってしまう。他の原因例えばマイクロプロセ
ッサ５ｂの内部動作が不良になると、クロック出力又は
ＡＬＥ出力に何らかの影響を与える事が多い。これらの
監視としてバイブレータ６ａ１ｙ６ａ２を用いている。
バイブレータ６ａ１と６ａ２は同じ構成である。そこで
一方５ａ１のみの動作を説明する。
一方５ａ１のみの動作を説明する。
バイブレータ６ａ１の時限は正常時のクロック周期より
もやや長いＴに設定されており、クロック出力が正常で
あると第５ａ図に示すように、クロックで再トリガーさ
れてバイブレータ６ａ１の出力は高レベル■］を維持し
ているが、クロックが速断えると第５ｂ図に示すように
バイブレータ６ａｌのＱ出力が低レベルＬに反転する。
もやや長いＴに設定されており、クロック出力が正常で
あると第５ａ図に示すように、クロックで再トリガーさ
れてバイブレータ６ａ１の出力は高レベル■］を維持し
ているが、クロックが速断えると第５ｂ図に示すように
バイブレータ６ａｌのＱ出力が低レベルＬに反転する。
バイブレータ６ａｌのＱ出力が低レベルＬになると、ナ
ンドゲ−１〜８１の出力が高レベルＨから低レベルＬ（
アース接続）となりニオアゲート要素であるダイオード
７１を介して負荷遮断装置として用いたりレ−，３ａの
コイルに電流が流れてリレー接点が開き、負荷への電力
が遮断される。
ンドゲ−１〜８１の出力が高レベルＨから低レベルＬ（
アース接続）となりニオアゲート要素であるダイオード
７１を介して負荷遮断装置として用いたりレ−，３ａの
コイルに電流が流れてリレー接点が開き、負荷への電力
が遮断される。
クロックが、第５ｃ図に示すように高レベルＩ４で速断
えた場合にも、リレー３−ａが付勢されてその接点が開
く。
えた場合にも、リレー３−ａが付勢されてその接点が開
く。
なお、ナントゲート８１のもう１つの入力は、バイブレ
ータ６ａｌのクリア入力としている。これは、装置の電
源投入時にバイブレータ５ａ１のＱ出力が低レベルして
あってリレー３ａを付勢するおそれがあるので、これを
防止するためである。
ータ６ａｌのクリア入力としている。これは、装置の電
源投入時にバイブレータ５ａ１のＱ出力が低レベルして
あってリレー３ａを付勢するおそれがあるので、これを
防止するためである。
電源投入時にはクリア入力がクリア状態を指示する低レ
ベルＬであるので、ナンドゲ−１−８１の出力が電源投
入時に低レベルＬ（アース接続）となることはない。バ
イブレータ６ａ１の時限Ｔは、正常クロック周期よりも
大きく、負荷の危険通電時間よりも小さく設定されてい
る。たとえば、クロック周期が２μｓｅｃで時限値はｌ
Ｏ〜２０μｓｅｃである。バイブレータ５ａ２の時限は
、１００〜２００μｓｅｃである。
ベルＬであるので、ナンドゲ−１−８１の出力が電源投
入時に低レベルＬ（アース接続）となることはない。バ
イブレータ６ａ１の時限Ｔは、正常クロック周期よりも
大きく、負荷の危険通電時間よりも小さく設定されてい
る。たとえば、クロック周期が２μｓｅｃで時限値はｌ
Ｏ〜２０μｓｅｃである。バイブレータ５ａ２の時限は
、１００〜２００μｓｅｃである。
なお、出力モニタ（６＊ ６ ａｔ ６ ａ Ｉ Ｈ６
ａ２）の電源Ｖｃｃは、負荷ｌの゛電源と番よ別の電源
とするのが良い。これはバイブレータ６ａ、６ａ１゜６
ａ２およびその周辺回路の故障によりＶｃｃｌＪｉ欠落
しかつその時の出力状態がリレーへの出力番；悪い影響
を及ばずことがあるからである。ＩＪシレーａの電源も
同様である。
ａ２）の電源Ｖｃｃは、負荷ｌの゛電源と番よ別の電源
とするのが良い。これはバイブレータ６ａ、６ａ１゜６
ａ２およびその周辺回路の故障によりＶｃｃｌＪｉ欠落
しかつその時の出力状態がリレーへの出力番；悪い影響
を及ばずことがあるからである。ＩＪシレーａの電源も
同様である。
なお上記説明では、異常時に負荷電源を遮断する態様を
説明したが、更に、ナントゲート８１゜８２あるいはバ
イブレータ５ａ、６ａｌ 、６ａ２の出力をリセット信
号としてマイクロプロセッサに与えてマイクロプロセッ
サをリセツ１−するようにしてもよい。
説明したが、更に、ナントゲート８１゜８２あるいはバ
イブレータ５ａ、６ａｌ 、６ａ２の出力をリセット信
号としてマイクロプロセッサに与えてマイクロプロセッ
サをリセツ１−するようにしてもよい。
■効果
以上の通り、本発明ではマイクロプロセッサのクロック
出力又はそれと同等な、該プロセッサの動作が正常なと
きに定周期で出力される信号を監視して異常を判定し、
異常時には負荷への電源を遮断するようにしているので
、マイクロプロセッサの動作異常時に負荷の保護がなさ
れる。割込みを定周期で実行しない態様でも安全動作が
行なわれる。また、使用態様によっては、負荷毎に状態
を検出しこれを安全回路に与える必要もなくなり、全体
のコストが低下し信頼性が向上する。
出力又はそれと同等な、該プロセッサの動作が正常なと
きに定周期で出力される信号を監視して異常を判定し、
異常時には負荷への電源を遮断するようにしているので
、マイクロプロセッサの動作異常時に負荷の保護がなさ
れる。割込みを定周期で実行しない態様でも安全動作が
行なわれる。また、使用態様によっては、負荷毎に状態
を検出しこれを安全回路に与える必要もなくなり、全体
のコストが低下し信頼性が向上する。
第１図は従来の電気付勢装置の構成概略を示すブロック
図である。 第２図は本発明の構成概略を示すブロック図、第３図お
よび第４図はそれぞれ本発明の一実施例の主要部を示す
ブロック図、第５ａ図、第５ｂ図および第５Ｃ図は、第
４図に示すリトリガブルモノマルチバイブレータ６ａ１
の人、出力の関係を示すタイムチャー゛トである。 ３ａ：電源遮断リレニ（遮断手段） ５ａ、５ｂ’：マイクロプロセッサ ６ａｔ ６ａｔ ｒ ６ａ２ ”リトリガブルモノマル
チバイブレータ （モニタ手段）
図である。 第２図は本発明の構成概略を示すブロック図、第３図お
よび第４図はそれぞれ本発明の一実施例の主要部を示す
ブロック図、第５ａ図、第５ｂ図および第５Ｃ図は、第
４図に示すリトリガブルモノマルチバイブレータ６ａ１
の人、出力の関係を示すタイムチャー゛トである。 ３ａ：電源遮断リレニ（遮断手段） ５ａ、５ｂ’：マイクロプロセッサ ６ａｔ ６ａｔ ｒ ６ａ２ ”リトリガブルモノマル
チバイブレータ （モニタ手段）
Claims (2)
- （１）負荷への電源オン、オフをマイ、クロプロセッサ
の出力で制御する電気付勢装置において；マイク西プロ
セッサのクロック出力と該クロックと同期して変化する
信号出力の少なくとも一方をモニタし、クロック出力又
は信号出力の変化がなくなったとき電源遮断信号を発生
するモニタ手段と、前記負荷と電源の間に介挿さ些、電
源遮断信号に応じて電源を遮断する遮断手段を備えるこ
とを特徴とする、マイクロプロセッサによる電気付勢装
置。 - （２）電源遮断信号をリセット信号としてマイクロプロ
セッサに印加する前記特許請求の範囲第（１）項記載の
、マイクロプロセッサによる電気付勢装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP816284A JPS60153501A (ja) | 1984-01-20 | 1984-01-20 | マイクロプロセツサによる電気付勢装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP816284A JPS60153501A (ja) | 1984-01-20 | 1984-01-20 | マイクロプロセツサによる電気付勢装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60153501A true JPS60153501A (ja) | 1985-08-13 |
Family
ID=11685633
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP816284A Pending JPS60153501A (ja) | 1984-01-20 | 1984-01-20 | マイクロプロセツサによる電気付勢装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60153501A (ja) |
-
1984
- 1984-01-20 JP JP816284A patent/JPS60153501A/ja active Pending
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