JPS60153556A - 共有メモリ装置 - Google Patents
共有メモリ装置Info
- Publication number
- JPS60153556A JPS60153556A JP831184A JP831184A JPS60153556A JP S60153556 A JPS60153556 A JP S60153556A JP 831184 A JP831184 A JP 831184A JP 831184 A JP831184 A JP 831184A JP S60153556 A JPS60153556 A JP S60153556A
- Authority
- JP
- Japan
- Prior art keywords
- processor
- memories
- memory
- bus switch
- processors
- Prior art date
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- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/16—Handling requests for interconnection or transfer for access to memory bus
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は共有メモリ装置に関する。
［発明の技術的背景］
原子力発電所プラントの制御等をつかさどる計算機シス
テムにおいては、各プロセッサは、一定の機能を分担し
、他のプロセッサと必要な情報の授受を行い、その機能
を実現する。このため、プロセッサ間の情報伝達手段と
して、共有メモリ、信号伝送装置等が用いられている。
テムにおいては、各プロセッサは、一定の機能を分担し
、他のプロセッサと必要な情報の授受を行い、その機能
を実現する。このため、プロセッサ間の情報伝達手段と
して、共有メモリ、信号伝送装置等が用いられている。
一般にこのようなシステムでは、実時間の処理が要求さ
れ、情報伝達に際しても高速処理が必要とされる。共有
メモリはそのプログラムからみての取扱いやすさ、およ
び高速応答性から、小容量の情報伝達に使用するのであ
ればすぐれた手段といえる。
れ、情報伝達に際しても高速処理が必要とされる。共有
メモリはそのプログラムからみての取扱いやすさ、およ
び高速応答性から、小容量の情報伝達に使用するのであ
ればすぐれた手段といえる。
［背景技術の問題点］
しかしながら共有メモリの場合、複数のプロセッサから
のアクセスが同時に発生すると、いずれか一方のプロセ
ッサの入出力は遅延されることとなり、実時間性が要求
されるシステムでは時間遅れ等の不都合が生じてくる。
のアクセスが同時に発生すると、いずれか一方のプロセ
ッサの入出力は遅延されることとなり、実時間性が要求
されるシステムでは時間遅れ等の不都合が生じてくる。
これを回避するには、プロセッサ間に別途連絡用の手段
をもたせ、あるプロセッサが共有メモリを使用中は他の
プロセッサは共有メモリをアクセスせずに入出力に関係
しない他の処理を進める等のプ旧グラミング上め考慮を
しなければならず、プログラム自体が複雑化し、その開
発に困難を伴なう。
をもたせ、あるプロセッサが共有メモリを使用中は他の
プロセッサは共有メモリをアクセスせずに入出力に関係
しない他の処理を進める等のプ旧グラミング上め考慮を
しなければならず、プログラム自体が複雑化し、その開
発に困難を伴なう。
［発明の目的］
本発明は以上のようなアクセスの競合を共有メモリ自身
として回避し、各プロセッサからみて常にアクセス可能
な共有メモリ装置を提供することを目的としている。
として回避し、各プロセッサからみて常にアクセス可能
な共有メモリ装置を提供することを目的としている。
［発明の概要］
本発明は、第１および第２プロセツサと、第１、第２、
第３および第４メモリと、第１、第２、第３および第４
バス切換器と、バス切換え器１ＩＩＩＬ御回路とを備え
、前記第１および第２メモリの入力端と前記第１プロセ
ツサの出力端とが前記第１バス切換え器を介して接続尿
れ、前記第１および第２メモリの出力端と前記第２プロ
セツサの入力端とが前記第２バス切換え器を介して接続
され、前記第３および第４メモリの出力端と前記第１１
０セツサの入力端とが前記第３バス切換え器を介して接
続され、前記第３および第４メモリの入力端と・前記第
２プロセツサの出力端とが前記第４バス切換え器を介し
て接続されていることを特徴とする共有メモリ装置であ
る。
第３および第４メモリと、第１、第２、第３および第４
バス切換器と、バス切換え器１ＩＩＩＬ御回路とを備え
、前記第１および第２メモリの入力端と前記第１プロセ
ツサの出力端とが前記第１バス切換え器を介して接続尿
れ、前記第１および第２メモリの出力端と前記第２プロ
セツサの入力端とが前記第２バス切換え器を介して接続
され、前記第３および第４メモリの出力端と前記第１１
０セツサの入力端とが前記第３バス切換え器を介して接
続され、前記第３および第４メモリの入力端と・前記第
２プロセツサの出力端とが前記第４バス切換え器を介し
て接続されていることを特徴とする共有メモリ装置であ
る。
［発明の実施例Ｊ
第１図は本発明にかかる共有メモリ装置の構成図である
。図示されるように、１．２はプロセッサ、３．４．５
はメモリ、７．８．９．１０はバス切替え器、１１はバ
ス切換え器７．８．９．１０の制御回路である。
。図示されるように、１．２はプロセッサ、３．４．５
はメモリ、７．８．９．１０はバス切替え器、１１はバ
ス切換え器７．８．９．１０の制御回路である。
メモリ３．４の入力端とプロセッサ１の出力端とはバス
切換え器７を介して接続され、メモリ３．４の出力端と
プロセッサ２の入力端とがバス切替え器８を介して接続
され、メモリ５．６の出力端とプロセッサ１の入力端と
はバス切換え器９を介して接続され、メモリ５．６の入
力端とプロセッサ２の出力端とがバス切換え器１０を介
して接続されている。
切換え器７を介して接続され、メモリ３．４の出力端と
プロセッサ２の入力端とがバス切替え器８を介して接続
され、メモリ５．６の出力端とプロセッサ１の入力端と
はバス切換え器９を介して接続され、メモリ５．６の入
力端とプロセッサ２の出力端とがバス切換え器１０を介
して接続されている。
ついで以上のような構成による動作を説明する。
プロセッサ１およびプロセッサ２が、互いに常に別のメ
モリ（３または４）をアクセスするように、バス切換え
器７．８が制御回路１１によって制御される。例えばプ
ロセッサ１がメモリ３に接続されているときは、プロセ
ッサ２はメモリ４に接続される。プロセッサ１は、メモ
リ３．４を書き込み専用メモリとして、プロセッサ２は
メモリ３．４を読込み専用メモリとして各々使用し、ま
たプロセッサ１は、メモリ５．６を読込み専用メモリと
して、プロセッサ２はメモリ５．６を書き込み専用メモ
リとして各々使用する。
モリ（３または４）をアクセスするように、バス切換え
器７．８が制御回路１１によって制御される。例えばプ
ロセッサ１がメモリ３に接続されているときは、プロセ
ッサ２はメモリ４に接続される。プロセッサ１は、メモ
リ３．４を書き込み専用メモリとして、プロセッサ２は
メモリ３．４を読込み専用メモリとして各々使用し、ま
たプロセッサ１は、メモリ５．６を読込み専用メモリと
して、プロセッサ２はメモリ５．６を書き込み専用メモ
リとして各々使用する。
そし、て例えば、制御回路１１によって、書き込み優先
で各バス切換え器を切換えると、プロセッサ１がメモリ
３への書き込みを終了した時点で適切な時間遅れの後、
プロセッサ１はメモリ４に、プロセッサ２はメモリ３に
切換え接続される。
で各バス切換え器を切換えると、プロセッサ１がメモリ
３への書き込みを終了した時点で適切な時間遅れの後、
プロセッサ１はメモリ４に、プロセッサ２はメモリ３に
切換え接続される。
したがって、このような構成によって、プロセッサ１．
２に関して、プログラム上で何らのアクセス競合を考慮
することなくプログラム開発を行うことができる。
２に関して、プログラム上で何らのアクセス競合を考慮
することなくプログラム開発を行うことができる。
さらに、以上のような構成の共有メモリ装置において、
例えばプロセッサ１のメモリ３．４への書き込み開始に
際して、第２図（ａ ）に示すようにバス切換え器７を
接続してプロ、セッサ１から同時にメモリ３．４に書込
みする。ついでこの書き込み終了後に、第２図（ｂ）ま
たは（Ｃ）に示すようにバス切換え器７を切換えて共有
メモリ装置を作動させれば、一方のメモリへの書き込み
（プロセッサ１による）と、他方のメモリからの読込。
例えばプロセッサ１のメモリ３．４への書き込み開始に
際して、第２図（ａ ）に示すようにバス切換え器７を
接続してプロ、セッサ１から同時にメモリ３．４に書込
みする。ついでこの書き込み終了後に、第２図（ｂ）ま
たは（Ｃ）に示すようにバス切換え器７を切換えて共有
メモリ装置を作動させれば、一方のメモリへの書き込み
（プロセッサ１による）と、他方のメモリからの読込。
みが（プロセッサ２による）同時に開始されるから、伺
らのプログラム上の考慮をしなくても両ブ０セッサの入
出力同期が自動的にとれることになり、したがって制御
回路１１によって書き込み優先で各バス切換え器７．８
．９．１０を切換えても、プログラム上での両プロセッ
サ１．２間の入出力同期をとらないことによって起きる
次のような不都合、すなわち、プロセッサ２が、メモリ
３または４中のデータを読込み途中で他のメモリ３に切
換ねってその中のデータを読込んでしまう（すなわち、
２つのメモリ中の新旧データを読込んでしまう）という
ような不都合を回避することができる。
らのプログラム上の考慮をしなくても両ブ０セッサの入
出力同期が自動的にとれることになり、したがって制御
回路１１によって書き込み優先で各バス切換え器７．８
．９．１０を切換えても、プログラム上での両プロセッ
サ１．２間の入出力同期をとらないことによって起きる
次のような不都合、すなわち、プロセッサ２が、メモリ
３または４中のデータを読込み途中で他のメモリ３に切
換ねってその中のデータを読込んでしまう（すなわち、
２つのメモリ中の新旧データを読込んでしまう）という
ような不都合を回避することができる。
［発明の効果］
以上説明したように、本発明によれば、各プロセッサを
常にアクセス可能な共有メモリ装置を得ることができる
。
常にアクセス可能な共有メモリ装置を得ることができる
。
第１図は本発明にかかる共有メモリ装置の構成図、第２
図（ａ ）〜（Ｃ）はバス切換え器における切換え態様
を示す図である。 １．２・・・プロセッサ ３．４．５．６・・・メモリ
７．８．９．１０・・・バス切換え器 １１・・・制御
回路 出願代理人 弁理士 菊池 五部
図（ａ ）〜（Ｃ）はバス切換え器における切換え態様
を示す図である。 １．２・・・プロセッサ ３．４．５．６・・・メモリ
７．８．９．１０・・・バス切換え器 １１・・・制御
回路 出願代理人 弁理士 菊池 五部
Claims (1)
- 第１および第２プロセツサと、第１、第２、第３および
第４メモリと、第１、第２、第３および第４バス切換え
器と、バス切換え器制御回路とを備え、前記第１および
第２メモリの入力端と前記第１プロセツサの一出力端と
が前記第１バス切換え器を介して接続され、前記第１お
よび第２メモリの出力端と前記第２プロセツサの入力端
とが前記第２バス切換え器を介して接続され、前記第３
および第４メモリの出力端と前記第１プロセツサの入力
端とが前記第３バス切換え器を介して接続され、前記第
３および第４メモリの入力端と前記第２プロセツサの出
力端とが前記第４バス切換え器を介して接続されている
ことを特徴とする共有メモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP831184A JPS60153556A (ja) | 1984-01-20 | 1984-01-20 | 共有メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP831184A JPS60153556A (ja) | 1984-01-20 | 1984-01-20 | 共有メモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60153556A true JPS60153556A (ja) | 1985-08-13 |
Family
ID=11689602
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP831184A Pending JPS60153556A (ja) | 1984-01-20 | 1984-01-20 | 共有メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60153556A (ja) |
-
1984
- 1984-01-20 JP JP831184A patent/JPS60153556A/ja active Pending
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