JPS6015765A - 共通バスのアクセス制御システム - Google Patents

共通バスのアクセス制御システム

Info

Publication number
JPS6015765A
JPS6015765A JP59109805A JP10980584A JPS6015765A JP S6015765 A JPS6015765 A JP S6015765A JP 59109805 A JP59109805 A JP 59109805A JP 10980584 A JP10980584 A JP 10980584A JP S6015765 A JPS6015765 A JP S6015765A
Authority
JP
Japan
Prior art keywords
bus
signal
mask
grant
local
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP59109805A
Other languages
English (en)
Other versions
JPH0316659B2 (ja
Inventor
ケント・スチ−ブン・ノ−グレン
ロバ−ト・エリツク・ヴオ−ゲルスバ−グ
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
International Business Machines Corp
Original Assignee
International Business Machines Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by International Business Machines Corp filed Critical International Business Machines Corp
Publication of JPS6015765A publication Critical patent/JPS6015765A/ja
Publication of JPH0316659B2 publication Critical patent/JPH0316659B2/ja
Granted legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING OR CALCULATING; COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/36—Handling requests for interconnection or transfer for access to common bus or bus system
    • G06F13/368—Handling requests for interconnection or transfer for access to common bus or bus system with decentralised access control
    • G06F13/37—Handling requests for interconnection or transfer for access to common bus or bus system with decentralised access control using a physical-position-dependent priority, e.g. daisy chain, round robin or token passing

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Bus Control (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はデータ処理システム、特に互いに非同期的な複
数のバス・マスクが接続された共通バスに対するアクセ
スの制御に関する。
〔従来技術〕
バスが複数のバス・マスクに接続された時にバスに対す
る制御を行なう種々の方法が工夫されている。特にバス
・マスクが非同期的な場合は問題は重大である。という
のはそのようなシステムには、事象を言]時するための
共通りロック信号がTf在しないからである。非同期的
なバス・マスクに関してよく用いられる制御の1つの型
は、バス・マスクをループ中に直列に接続し、最初のバ
ス・マスクが優先装置となり、いわゆる[デージ−・チ
ェインj中の次の装置が下位の優先順位を有するように
することである。この種のシステムにおいて、バス・マ
スクがバスに列するアクセスを望むと、バス・マスクは
バス要求信号を出し、この信号は、バス調停器に送ら九
そこでバスが現在利用可能か否かが判定される。もしバ
スが利用可能であれば、バス調停器から最初のバス・マ
スク即ち最高優先順位の装置にバス承認信号が送られる
6バス承認信号を受け取ると、最初のバス・マスクは自
分の局所クロックにその信号を同期させ、バスをアクセ
スする必要があるかどうかを判定する。
もし局所バス要求が出ていれば、そのバス・マスクはバ
スの制御を獲得しその動作を行なう。もし最初のバス・
マスクが何のバス要求も出していなければ、それはバス
承認信号を2番目のバス・マスクに渡す。そのバス・マ
スクはバス承認信号を局所クロックに同期させ、次に局
所バス要求が出ているかどうかを判定する。もしそうで
なければ、そのバス・マスクはバス承認信号を3番目の
バス・マスクに送り、このようにしてバス要求を出して
いるバス・マスクがそれを受け取るまで動作が反復され
る。
〔発明が解決しようとする問題点〕
上記のシステムにおいて、各バス・マスクで受信したバ
ス承認信号を局所クロックに同期させる時に、かなりの
時間遅延が発生する。しかしながら、もし最初のバス・
マスクがバス承認信号を処理し自分自身のためにバスの
制御を獲得し且つ同時にバス承認信号が次のバス・マス
クに送られるのを許したとすれば、両者がバスを獲得す
るための処理を開始することが起こりうるので、信号を
通過させる前に同期が行なわれなければならないのであ
る。また、最初のバス・マスクが、後続するバス・マス
クに既に開始した処理を停止させるために、バス承認否
定信号を出すことも考えられるが、そうすれば、下流の
バス・マスクに回復不可能な混乱を生じるかもしれない
。これを防ぐために、受信したバス承認信号を局所クロ
ックに同期させるための同期回路が各バス・マスクに設
けられる。その結果化じる遅延はがなりのものであって
、信号を同期させるために使われる時間はバス・マスク
のサイクル時間の10%以」二になりうる。本発明の目
的はその遅延の少なくとも一部を除去することである。
〔問題点を解決するための手段〕
本発明はバス・マスクがバス承認信号を受け取った時に
同期遅延なしにバスを獲得できるようにしている。バス
の獲得を可能にするために、バス・マスクはバス承認通
過信号が下流の処理装置に出るのを防ぐために同期ラッ
チのクロッキングを禁止する。またバス・マスクがバス
に関する要求を調べる時にバス承認通過信号を安定化す
るために、局所バス要求信号を出す前に短かい期間の間
、同期ラッチのクロッキングが禁止される。もしバス・
マスクがバスの制御を必要としていると判断すれば、バ
ス・マスクは、バスの制御の獲得を完了し制御を取得し
たことをバス調停器に知らせるのに充分な期間にわたっ
て同期ラッチのクロッキングを禁止し続ける。
〔実施例〕
第1図は、3個のバス・マスタ10.11及び12が共
通バス13によって共有資源14に接続された本発明の
実施例を示す。例えばバス・マスクはメモリを共有する
3つの異なったデータ処理装置であり、メモリ又は共通
バスが共有資源と考えられる。バス13に関する制御は
、バス・マスクが制御線15を通じてバス調停器16に
バス要求信号を出すことによって得られる。もしバスが
利用可能ならば、バス調停器は、バス・マスク10の回
線制御部18へ信号線17を通じてバス承認信号を出す
。もしバス・マスク1oがバスに対する要求を出してい
なければ、バス承認(tII号は信号線19を経て2番
目のバス・マスタ11の回線制御部20に伝えられる。
もし2tf目のバス・マスクがバス要求信号を出してい
なければ、バス承認信号は信号線21を経て3番目のバ
ス・マスタ12の回線制御部22へ伝えられる。
バス要求信号を出しているバス・マスクが入力部でバス
承認信号を受け取ると、これはバス13の制御を獲得し
、バス承認信号が下流の次のバス・マスクに伝わるのを
阻止する。バスの制御を有するバス・マスクはバス調停
器■6に信号を送り。
バス調停器は送信していたバス承認信号を落とす。
このようにしてバスの制御を有するバス・マスクは少な
くとも1サイクルの間バスの制御を保持できる。
第2図及び第3図の回路は、第1図のバス・マスクの回
線制御部18.20及び22で用いられる回路である。
基本的に、第2図の回路は、局所バス要求信号を出して
いるバス・マスクが同期遅延なしにバス承認信号の受信
時にバスを制御することができるという概念を実現する
ように設計されている。そのようなバス獲得が許される
条件は、下流のバス・マスクに活性なバス承認通過信号
が送られていないことである。
第2図の回路はその概念を下記のように実現している。
AN、D回路31をエネーブルするために局所タイミン
グ・サイクルがタイミング信号PG、即ち信号36を出
す時にバス・マスタ1が局所要求信号30を有している
と仮定′する。それ自身の局所サイクルのその時点で、
局所バス要求信号32がAND@路33に加えられる。
もしバス承認信号(BUS ACK)3.4がバス調停
器16から来ると、AND回路33は、以前のバス承認
信号が下流の処理装置に伝えられていないという条件の
下でバス・マスタ1がバスを獲得するのを可能にする。
上記条件はAND回路33への1人力としてのバス承認
通過否定信号35 (BUS ACK PASS)によ
って満足される。従って以上述べた回路の部分は、バス
承認信号を内部クロックに同期させることなく、AND
回路33が活性化している時バス・マスタ1がバス13
の制御を獲得することを可能にする。
バス要求許可信号50が最初のバス・マスクに出ること
を可能にするために、バス承認通過(1号が安定である
必要がある。即ち、バス承認通過信号がAND回路33
への安定な入力であるために、同期した何らかの以前の
バス承認信号を有する必要がある。その安定性を得るた
めに、タイミング信号PG(信号36)の出る前の一定
期間、第3図に示す同期回路中のいかなる変化も阻止す
る必要がある。これは、タイミング信号PF(信号39
)の受信時にラッチ・クロック阻止信号40を出すAN
D回路37及びOR回路38によって行なわれる。ラッ
チ・クロック阻止信号40は反転されNAND回路41
 (第3図)に与えられる。
この回路は同期ラッチ42のクロッキングを阻止する。
ラッチ43はラッチ42の状態の変化に応答してのみ状
態を変化させるので、ラッチ43の出力の安定性が保証
される。即ち局所バス要求信号32が出される時に、バ
ス承認通過信号44及びバス承認通過否定信号35の安
定性が保証される。必要なことは、ラッチ42及び43
を安定するのに充分な時間だけタイミング信号PFがタ
イミング信号PGに先行することである。
第2図で、バス要求許可信号50が出ると、ラッチ51
がセットされ、それによってラッチ・クロック阻止信号
40がラッチ42及び43によるバス承認信号34の処
理を禁止し続ける。このようにして、バス承認信号34
が′活性で且つ最初のバス・マスクがバス13を獲得す
る処理を行なっている期間中は、バス承認信号34は(
バス承認通過信号44として)下流の処理装置に伝達さ
れ得ない。バス13が第1のバス・マスクによって捕獲
されると、そのバス・マスクはバス調停器にバス承認信
号34を落とさせるような信号を出し、それによってバ
ス承認否定信号34Aを付勢しラッチ51をリセットす
る。
タイミング信号PG(信号36)が活性な期間中に第1
のバス・マスク10が局所要求信号を持たない場合、第
1のバス・マスクはバスの制御を獲得せず、従ってラッ
チ51はセットされない。
その場合、ラッチ42及び43は、AND回路37が活
性な短かい期間即ちタイミング信号PFとPGが出る間
の期間のみ禁止される。その前後は、バス承認信号34
を受取ると、バス承認信号は同期化され、その信号は下
流の処理装置に(バス承認通過信号44として)伝達さ
れる。
以上の説明かられかるように、下流のバス・マスクがバ
ス要求信号を出し、その結果バス調イg器16が第1の
バス・マスクにバス承認信号を出したとすると、第1の
バス・マスクはAND回路37が活性な期間中にそれ自
身の局所バス要求信号を出すことによってバス承認信号
を「盗む」ことができる。従って優先順位の高いバス・
マスクはバス承認信号を使用する前にそれを同期化しな
いことによって時間遅延を節約できるのみならず、下流
の優先順位の低い処理装置からのバス承認信号を「盗む
」ことによる時間の節約もできる。
また、AND回路37が活性な期間は、バス承認通過否
定信号35に不安定性が生じる可能性を防ぐのに充分な
長さを持たなければならない。その要求を満足させるた
めに、タイミング信号PFとPGとの間の期間は、バス
承認信号がラッチ42及び4:3を伝播する時間及びバ
ス承認信号34の受信とラッチ・クロック信号60との
受信との間の同期の欠如によるラッチ42の準安定状態
を覆うための時間を包含するのに充分な程長くなければ
ならない。
本発明の特一定の実施例の詳細′な説明を、第3図の同
期ラッチ回路と共に第4図及び第5図を参照して行なう
。
第5図のタイミング図で、最初の信号は局所バス・マス
ク・ラッチ・タロツク信号6oであって、この実施例で
は32MHzの矩形波である。次の8つの信号PA−P
Hは、局所タイミング信号を与えるために32 M H
zの矩形波によって駆動される(図示していない)リン
ク・カウンタの出力である。このカウンタは、バス制御
論理からのバス承認信号を待機するためにPΔタイミン
グ信号に続いて停止することができ、またバス・サイク
ル中にアドレスされた資源からのバス転送承認411号
を待機するためにPF倍信号続いて停止することもでき
る。これらの待機期間は、非同期システム中の不確定な
期間である。第5図に示すタイミンク図は、第4図のバ
ス承認回路の機能を説明するためだけに使われる。多く
の他のタイミングが可能である。
第4図の論理回路で、ANDゲート100からの出力信
号は局所バス要求信号32である。この信号は、バス・
サイクルが要求されるべきであると局所バス・マスクが
判定しバス要求が要求されたことを示す信号30を出す
時に発生する。信号30はIJGクロック信号36の立
ち」ニリ及びPBクロック信号62の立ち下りと組み合
されて、局所バス要求信号32を発生する。前述のよう
に、リング・カウンタはPAクロックの終了時とPBク
ロックの終了時との間にバス承認信号の到来を待って停
止し得るので、局所バス要求信号32の実際の期間はバ
ス応答に依存して変化する。信号32はオープン・コレ
クタ駆動器101により増幅され、信号32Aを形成す
る。この信号は他のバス・マスク要求と組み合され、信
号線15(第1図)を介してバス調停器16に与えられ
るグローバル・バス要求信号を形成する。
ANDゲー1−33は、要求さ゛れたバス・サイクルが
バス・マスクに利用可能になった時を判定するために使
われる。その出力、バス要求許可信号50は、バス承認
信号34が活性であり、局所バス要求信号32が活性で
あり、′且っバス承認信号がデージ−・チェイン中の次
のバス・マスクに伝播していない、即ちバス承認通過否
定信号35が活性な時に活性になる。バス要求許可信号
5oの発生により、リング・カウンタはクロック時PA
の終了時に待機状態から先に進むことが可能になる。ま
たそれは、AND回路105に示すように、バス承認信
号34がデージ−・チェイン中の次のバス・マスクに伝
播するのを阻止する。
信号50がAND回路105と共に、バス承認信号34
の通過を阻止するために用いられるので、ANDゲート
33への入力において同時に又は殆んど同時に変化が生
じるのを防止する必要がある。
以前に述べたように、それを行なうための標僧的な従来
技術の方式はバス承認信号34を内部クロックに同期さ
せることであった。しがし、その方式はバス承認応答時
間に遅延を生じさせる。本発明の実施例は、(入力信号
である)バス承認信号34から全面的に制御する代りに
、(第3図のラッチ43の出力信号である)バス承認通
過否定信号35からゲート33を制御することによって
、入力の遅延を防止している。
バス動作中、局所バス・マスクが活性な局所バス要求を
持たない時、バス承認信号34は第3図のラッチ42及
び43の2個の段を伝播し、テ−ジー・チェイン中の次
のバス・マスクにバス承認通過信号44として送られる
。この場合もブロック・ラッチ・クロック信号40は不
活性であり、32MHzの矩形波信号はNANDゲート
41及びインバータ41Aを経て、ラッチをクロックす
るために使われる。サイクル中、局所バス・マスクがバ
ス要求を行なう必要がある時、安定な入力信号35がゲ
ーI−回路33への内部論理によって要求される時点(
タイミング信号PG)に先立ってブロック・ラッチ・タ
ロツク信号40が1クロツク・サイクル活性化される。
(回路37及び38によって与えられる)このブロック
はラッチ42への入力において付加的なりロック・パル
スを阻止する。(第2のラッチへのクロックは持続する
。)従って、ラッチ42は既知のレベルに安定化され、
バス承認通過否定信号′35がゲート33において内部
論理により使用される前に第2段のラッチ43にクロッ
クされる。2つのラッチ42及び43の安定状態は、バ
ス・サイクルが局所バス・マスクによって使用可能か否
かを局所論理が判定するまで、そしてもしそうであれば
適当な内部状態が確立されるまで、回路103及び10
4によって不変に保たれる。
もしバスがバス・マスクにより捕獲されるべきであれば
、ゲート105に局所的論理状態が確立されるまで、ラ
ッチ42のクロッキングを阻止するために論理ゲート3
7.38、+03及び104が用いられる。ANDゲー
1−37は、信号35の安定性が要求される時に先立っ
てクロツタをβ■止するために用いられる反転されたP
G信弓36A及びPF信号39の論理積を取る。これは
局所バス要求信号32の発生に先行して起き、ラッチ4
3の出力を使用する前にクロッキングの安定な段を与え
るために必要とされる。もしこのサイクル中に局所バス
要求が要求されなければ、PGクロック時の立ち上りと
共にANDゲー1−37の出力が不活性になる時にクロ
ック信号が再び活性化される。この時バス承認信号が存
在すれば、それは第5図の破線に示すように伝播する。
しかしながら、もし局所バス要求が存在すれば、信号3
0が活化され、ANDゲート103はP’Aクロック信
号61の立ち下りまでクロック信号6oを禁止し続ける
。、(このシーケンスは第5図に実線で示されている。
) FAクロックの立ち下がりによって、同期ラッチ42及
び43の出力が安定化される。(これらのラッチは実際
はPHクロック信号65により安定化する。)ANDゲ
ート104は、局所バス要求が活性で且つバス承認通過
否定信号35が活性であれば、ラッチ42及び43のク
ロッキングを阻止し続ける。この状態は、ANDゲート
33の受け取ったバス承認信号34がバス調停器16に
よって不活性になるまで維持される。ANDゲー1〜3
3は、リング・カウンタが走行を続けることを可能にす
るバス要求許可信号5oを発生する。
バス要求許可信号50はAND′ゲートエo5を経由し
てセット/リセット・ラッチ51によってラッチされる
(同期ラッチの安定化に先立ってラッチ51がセットさ
れるのを防ぐためにクロックPHが使われる)。セット
/リセット・ラッチ51の出力は、現在のバス・サイク
ル調停が完了し入力のバス承認信号34が不活性になる
まで、ラッチ・タロツク信号60を阻止し続けるために
使われる。第5図に示すように、信号34の不活性化は
、バス・マスクによるバス選択信号の活性化の直後に起
きる。説明を完全にするため、第5図は、サイクルを終
了しバス調停器16がバスを再度調停することを可能に
するバス選択信号に応答するバス転送承認信号67も示
している。
第5図には他に、バス要求信号32A及びバス駆動器エ
ネーブル信号68も示されている。信号32Aは信号線
15(第1図)を経由してバス調停器に出される要求信
号であり、他のバス・マスクからの他の要求信号の全て
と組み合されてバス調停器に送られる。信号68はバス
13の制御を獲得するためにバス・マスク中で発生する
信号である。
〔発明の効果〕
本発明は、複数個の非同期的に動作するバス・マスクを
含むデージ−・チェイン植成のシステムにおいて、バス
承認信号の同期遅延を減少させることができる。同期遅
延の減少により、各バス・マスクに関するバス・サイク
ル・タイムを減少させ性能を向上させることができる。
【図面の簡単な説明】
第1図は共有資源にアクセスするために共通バスを共有
する直列に相互接続されたバス・マスクを示す図、 第2図は本発明の詳細な説明する単純化された回路の図
、 第3図は本発明で用いる同期ラッチ回路を示す図。 第4図は本発明の実施例の詳細な図、 第5図は第4図の回路に関するタイミング図である。 FIG、 2 FIG、 4

Claims (1)

    【特許請求の範囲】
  1. 共通バスに接続された複数の非同期的に動作するバス・
    マスク装置と、バス調停装置と、上記バス・マスク装置
    の各々を、最高の優先順位を持つバス・マスク装置が直
    接上記バス調停装置に接続されるように、優先順位の順
    に直列式に接続する手段とを有するシステムにおいて、
    上記バス調停装置又は先行するバス・マスク装置からバ
    ス承認信号を受け取り、上記バス承im (g号を局所
    バス・マスク制御タイミングに同期させることなく局所
    バス要求許可信号をエネーブルする局所回線制御装置を
    上記バス・マスク装置に設けたことを特徴とする共通バ
    スのアクセス制御システム。
JP59109805A 1983-07-05 1984-05-31 共通バスのアクセス制御システム Granted JPS6015765A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US06/511,053 US4660169A (en) 1983-07-05 1983-07-05 Access control to a shared resource in an asynchronous system
US511053 1983-07-05

Publications (2)

Publication Number Publication Date
JPS6015765A true JPS6015765A (ja) 1985-01-26
JPH0316659B2 JPH0316659B2 (ja) 1991-03-06

Family

ID=24033263

Family Applications (1)

Application Number Title Priority Date Filing Date
JP59109805A Granted JPS6015765A (ja) 1983-07-05 1984-05-31 共通バスのアクセス制御システム

Country Status (4)

Country Link
US (1) US4660169A (ja)
EP (1) EP0130470B1 (ja)
JP (1) JPS6015765A (ja)
DE (1) DE3463980D1 (ja)

Families Citing this family (43)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4730268A (en) * 1985-04-30 1988-03-08 Texas Instruments Incorporated Distributed bus arbitration for a multiprocessor system
FR2598836B1 (fr) * 1986-05-15 1988-09-09 Copernique Dispositif intercalaire de connexion independante a un ensemble informatique d'unites de memoire auxiliaire
AU596459B2 (en) * 1986-10-17 1990-05-03 Fujitsu Limited Data transfer system having transfer discrimination circuit
US5341510A (en) * 1987-05-01 1994-08-23 Digital Equipment Corporation Commander node method and apparatus for assuring adequate access to system resources in a multiprocessor
US4937733A (en) * 1987-05-01 1990-06-26 Digital Equipment Corporation Method and apparatus for assuring adequate access to system resources by processors in a multiprocessor computer system
US5034883A (en) * 1987-05-01 1991-07-23 Digital Equipment Corporation Lockhead bus arbitration system with override of conditional access grants by bus cycle extensions for multicycle data transfers
US5111424A (en) * 1987-05-01 1992-05-05 Digital Equipment Corporation Lookahead bus arbitration system with override of conditional access grants by bus cycle extensions for multicycle data transfer
US4980854A (en) * 1987-05-01 1990-12-25 Digital Equipment Corporation Lookahead bus arbitration system with override of conditional access grants by bus cycle extensions for multicycle data transfers
US4941083A (en) * 1987-05-01 1990-07-10 Digital Equipment Corporation Method and apparatus for initiating interlock read transactions on a multiprocessor computer system
US4949239A (en) * 1987-05-01 1990-08-14 Digital Equipment Corporation System for implementing multiple lock indicators on synchronous pended bus in multiprocessor computer system
US4947368A (en) * 1987-05-01 1990-08-07 Digital Equipment Corporation Lookahead bus arbitration system with override of conditional access grants by bus cycle extensions for multicycle data transfers
DE3740290C2 (de) * 1987-11-27 1997-01-16 Licentia Gmbh Vorrichtung zum Steuern und/oder Regeln von Prozessen
US5140680A (en) * 1988-04-13 1992-08-18 Rockwell International Corporation Method and apparatus for self-timed digital data transfer and bus arbitration
US5123100A (en) * 1989-01-13 1992-06-16 Nec Corporation Timing control method in a common bus system having delay and phase correcting circuits for transferring data in synchronization and time division slot among a plurality of transferring units
EP0464237A1 (en) * 1990-07-03 1992-01-08 International Business Machines Corporation Bus arbitration scheme
DE4024029C2 (de) * 1990-07-28 1994-07-28 Teldix Gmbh Entscheidungslogik zur Priorisierung und Synchronisierung zeitlich asynchroner Signale
GB2249460B (en) * 1990-09-19 1994-06-29 Intel Corp Network providing common access to dissimilar hardware interfaces
JPH0823859B2 (ja) * 1990-09-28 1996-03-06 インターナショナル・ビジネス・マシーンズ・コーポレイション データ処理システム
US5296936A (en) * 1991-07-22 1994-03-22 International Business Machines Corporation Communication apparatus and method for transferring image data from a source to one or more receivers
US5301282A (en) * 1991-10-15 1994-04-05 International Business Machines Corp. Controlling bus allocation using arbitration hold
US5202999A (en) * 1992-01-10 1993-04-13 Digital Equipment Corporation Access request prioritization and summary device
US5408616A (en) * 1992-03-04 1995-04-18 Rockwell International Corp. System for redirecting output to either return bus or next module line upon the detection of the presence or absence of next module using ground line
US5481675A (en) * 1992-05-12 1996-01-02 International Business Machines Corporation Asynchronous serial communication system for delaying with software dwell time a receiving computer's acknowledgement in order for the transmitting computer to see the acknowledgement
US5388225A (en) * 1992-09-16 1995-02-07 Texas Instruments Incorporated Time-domain boundary bridge method and apparatus for asynchronous sequential machines
US5394556A (en) * 1992-12-21 1995-02-28 Apple Computer, Inc. Method and apparatus for unique address assignment, node self-identification and topology mapping for a directed acyclic graph
CN1092538A (zh) * 1993-03-16 1994-09-21 Ht研究公司 一种用于多计算机系统的机壳
EP0724796B1 (en) * 1993-09-20 2002-12-04 Transwitch Corporation Asynchronous data transfer and source traffic control system
US6104724A (en) * 1993-09-20 2000-08-15 Transwitch Corp. Asynchronous data transfer and source traffic control system
US6205155B1 (en) 1999-03-05 2001-03-20 Transwitch Corp. Apparatus and method for limiting data bursts in ATM switch utilizing shared bus
CA2322613A1 (en) 2000-10-06 2002-04-06 Ibm Canada Limited-Ibm Canada Limitee Latch mechanism for concurrent computing environments
US7313151B2 (en) * 2002-02-06 2007-12-25 Transwitch Corporation Extendible asynchronous and synchronous interface bus for broadband access
US7239651B2 (en) * 2002-03-11 2007-07-03 Transwitch Corporation Desynchronizer having ram based shared digital phase locked loops and sonet high density demapper incorporating same
US6765867B2 (en) 2002-04-30 2004-07-20 Transwitch Corporation Method and apparatus for avoiding head of line blocking in an ATM (asynchronous transfer mode) device
US20030206550A1 (en) * 2002-04-30 2003-11-06 Transwitch Corporation Methods and apparatus for increasing the number of UTOPIA ports in an ATM device
US7274657B2 (en) * 2002-12-23 2007-09-25 Transwitch Corporation Methods and apparatus for providing redundancy in an asynchronous data transfer and source traffic control system
US7342885B2 (en) * 2003-01-15 2008-03-11 Transwitch Corporation Method and apparatus for implementing a backpressure mechanism in an asynchronous data transfer and source traffic control system
US7430201B1 (en) 2003-03-21 2008-09-30 Transwitch Corporation Methods and apparatus for accessing full bandwidth in an asynchronous data transfer and source traffic control system
US8473634B2 (en) * 2003-10-23 2013-06-25 Microsoft Corporation System and method for name resolution
US7613213B2 (en) * 2004-08-23 2009-11-03 Transwitch Corporation Time multiplexed SONET line processing
CN101137990B (zh) * 2005-02-03 2012-05-30 赛捷软件公司 用于定制和asic设计的静态时序分析和动态仿真
US20070027485A1 (en) * 2005-07-29 2007-02-01 Kallmyer Todd A Implantable medical device bus system and method
GB2626544B (en) * 2023-01-24 2025-02-19 Advanced Risc Mach Ltd Shared resource access control
US12158771B2 (en) * 2023-03-31 2024-12-03 International Business Machines Corporation Clock gating circuit for avoiding out-of-spec clock operations in self-timed circuits

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS50137044A (ja) * 1974-04-17 1975-10-30
JPS5481734A (en) * 1977-12-13 1979-06-29 Mitsubishi Electric Corp Aquiring system of right of usage for common bus

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3886524A (en) * 1973-10-18 1975-05-27 Texas Instruments Inc Asynchronous communication bus
US3997896A (en) * 1975-06-30 1976-12-14 Honeywell Information Systems, Inc. Data processing system providing split bus cycle operation
JPS5259534A (en) * 1975-11-11 1977-05-17 Panafacom Ltd Data transfer system
US4084233A (en) * 1976-05-25 1978-04-11 Honeywell, Inc. Microcomputer apparatus
US4148011A (en) * 1977-06-06 1979-04-03 General Automation, Inc. Asynchronous priority circuit for controlling access to a bus
JPS5857770B2 (ja) * 1979-06-22 1983-12-21 パナファコム株式会社 情報転送制御方式

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS50137044A (ja) * 1974-04-17 1975-10-30
JPS5481734A (en) * 1977-12-13 1979-06-29 Mitsubishi Electric Corp Aquiring system of right of usage for common bus

Also Published As

Publication number Publication date
JPH0316659B2 (ja) 1991-03-06
US4660169A (en) 1987-04-21
EP0130470A3 (en) 1985-05-02
EP0130470B1 (en) 1987-05-27
DE3463980D1 (en) 1987-07-02
EP0130470A2 (en) 1985-01-09

Similar Documents

Publication Publication Date Title
US4660169A (en) Access control to a shared resource in an asynchronous system
EP0476990B1 (en) Dynamic bus arbitration
US5140680A (en) Method and apparatus for self-timed digital data transfer and bus arbitration
US5654988A (en) Apparatus for generating a pulse clock signal for a multiple-stage synchronizer
CA1309506C (en) Asynchronous processor arbitration circuit
US6314484B1 (en) Computer system with a bus having a segmented structure
JPH0619756B2 (ja) 非同期装置間で通信を行なうための効率的なプロトコル
US5274785A (en) Round robin arbiter circuit apparatus
JP2928866B2 (ja) プログラマブルなデータ転送タイミング
EP0274648B1 (en) Arbitration circuit
US5319678A (en) Clocking system for asynchronous operations
JPS62131631A (ja) デジタル自走クロツク同期回路
US7162557B2 (en) Competition arbitration system
EP0130471A2 (en) Interface controller for connecting multiple asynchronous buses and data processing system including such controller
JP2756445B2 (ja) 非同期回路リセット方式
JPH0429104B2 (ja)
JP3130717B2 (ja) バスアービトレーションシステム
JP2502030B2 (ja) 同期式デ―タ処理システム用の同期化装置
JPH09218848A (ja) バスインタフェースのデイジーチェーン方式
JPH02170256A (ja) バス制御方法および装置
JPS62154057A (ja) 信号制御回路
JP2882341B2 (ja) 共有資源アクセス調停方式
US5134613A (en) Two parety memory access arbitrator
JPH01318139A (ja) マルチマイクロプロセッサ方式
JP2615504B2 (ja) マイクロコントローラ