JPS6015894A - 半導体メモリ - Google Patents
半導体メモリInfo
- Publication number
- JPS6015894A JPS6015894A JP58122575A JP12257583A JPS6015894A JP S6015894 A JPS6015894 A JP S6015894A JP 58122575 A JP58122575 A JP 58122575A JP 12257583 A JP12257583 A JP 12257583A JP S6015894 A JPS6015894 A JP S6015894A
- Authority
- JP
- Japan
- Prior art keywords
- transistors
- memory
- transistor
- turned
- power
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
囚 発明の技術分野
本発明は、メモリ特に初期状態を決定した半導体メモリ
に関するものである。
に関するものである。
の）技術の背景と問題点
ＲＡＭ（ランダム・アクセス・メモリ）のように電源オ
ン時の初期値が不定であるようなメモリにおいては、電
源がオンした後にリセットをかけて初期設定したり、あ
るいはプログラムによって初期設定することが一般に行
われている。しかし、マイクロコンピュータのような場
合には、電源がオンされ初めてメモリが周辺回路につな
がるのではなく、電源が入る以前にすでに周辺回路につ
ながれている場合が多い。このような場合、電源がオン
され、プログラムまたはリセットによって初期設定され
るまでに時間がかかるので、この間に不定の出力が発生
し、上記リセットが行われる才での間に周辺回路が非所
望な影響を受けることが生じる。このためにそのような
ＲＡＭで周辺回路の制御を行うような場合には、正確な
制御が期待できないという状態が発生し得る。
ン時の初期値が不定であるようなメモリにおいては、電
源がオンした後にリセットをかけて初期設定したり、あ
るいはプログラムによって初期設定することが一般に行
われている。しかし、マイクロコンピュータのような場
合には、電源がオンされ初めてメモリが周辺回路につな
がるのではなく、電源が入る以前にすでに周辺回路につ
ながれている場合が多い。このような場合、電源がオン
され、プログラムまたはリセットによって初期設定され
るまでに時間がかかるので、この間に不定の出力が発生
し、上記リセットが行われる才での間に周辺回路が非所
望な影響を受けることが生じる。このためにそのような
ＲＡＭで周辺回路の制御を行うような場合には、正確な
制御が期待できないという状態が発生し得る。
したがって、マイクロコンピュータに用いられるような
ＲＡＭやレジスタのようなメモリにおいては、電源がオ
ンされてからプログラムまたはリセットによって初期設
定されるまでの間をも保証してやることが必要となる。
ＲＡＭやレジスタのようなメモリにおいては、電源がオ
ンされてからプログラムまたはリセットによって初期設
定されるまでの間をも保証してやることが必要となる。
（Ｏ発明の目的と構成
本発明の目的は、上述のような要求に答えるメモリを提
供することにあシ、このため本発明は、メモリセルを構
成する交差接続された一対のトランジスタの素子パラメ
ータを互いに異なるものとし、電源投入時の該メモリセ
ルの初期状態が特定の状態に定まる様にしたことを特徴
とするものである。
供することにあシ、このため本発明は、メモリセルを構
成する交差接続された一対のトランジスタの素子パラメ
ータを互いに異なるものとし、電源投入時の該メモリセ
ルの初期状態が特定の状態に定まる様にしたことを特徴
とするものである。
［Ｆ］）発明の実施例
以下、本発明を図面に基づいて説明する。
第１図は、本発明メモリの一実施例を示すスタティック
ＲＡＭセルの基本フリップ・フロップを示す。このフリ
ップ・フロップは、ＭＯＳトランジスタＴ１およびＴ２
から成るインバータ１と、ＭＯＳｌ−ランジスタＴ３お
よびＴ４から成るインバータ２とから構成されている。
ＲＡＭセルの基本フリップ・フロップを示す。このフリ
ップ・フロップは、ＭＯＳトランジスタＴ１およびＴ２
から成るインバータ１と、ＭＯＳｌ−ランジスタＴ３お
よびＴ４から成るインバータ２とから構成されている。
このクリップ・フロップにおいて、電源がオン、即ち電
源電圧ＶＣＣが上昇してくると、トランジスタＴ１およ
びＴ２はオンしているから、トランジスタＴ２およびＴ
４のいずれが先にオンするかによって、このフリップ・
フロップがどのような初期値を発生するかということが
決定される。通常は、トランジスタＴ２およびＴ４のチ
ャネル長に差は設ケラれていない、即ちアンバランスに
されていないので、どのような初期値を発生するかけ、
チャネル長のバラツキあるいは偶然の要素によって決定
される。
源電圧ＶＣＣが上昇してくると、トランジスタＴ１およ
びＴ２はオンしているから、トランジスタＴ２およびＴ
４のいずれが先にオンするかによって、このフリップ・
フロップがどのような初期値を発生するかということが
決定される。通常は、トランジスタＴ２およびＴ４のチ
ャネル長に差は設ケラれていない、即ちアンバランスに
されていないので、どのような初期値を発生するかけ、
チャネル長のバラツキあるいは偶然の要素によって決定
される。
しかし、本発明によれば、ＲＡＭを製造する段階におい
て、トランジスタＴ２およびＴ４のチャネル長に積極的
に差を設け、各トランジスタのしきい値電圧を異ならせ
ることによって必ず一定のトランジスタがオンするよう
にしている。
て、トランジスタＴ２およびＴ４のチャネル長に積極的
に差を設け、各トランジスタのしきい値電圧を異ならせ
ることによって必ず一定のトランジスタがオンするよう
にしている。
たとえば、トランジスタＴ２のチャネル長Ｌ２がトラン
ジスタＴ４のチャネル長Ｌ４よりも大きくなるように製
造すると、トランジスタＴ２のしきい値電圧Ｖｔｈ２は
トランジスタＴ４のしきい値電圧Ｖｔｈ４よシも大きく
なってトランジスタＴ２がオンしにくい状態となり、ト
ランジスタＴ４が先にオンすることとなる。トランジス
タＴ４がオンすると、トランジスタＴ３とＴ４とから構
成されるインバータ２がローレベルを出力し、トランジ
スタＴ１とＴ２とから構成されるインバータ１に正帰還
がかかつてトランジスタＴ４のオン状態はますます安定
することとなる。このようにして、フリップ・フロップ
は予め決められた初期値を有することができる。しかも
、この初期値を、後にプログラムまたはリセットによっ
て定められる初期値に一致させておけば、不定状態によ
る誤動作等を避けることができる。
ジスタＴ４のチャネル長Ｌ４よりも大きくなるように製
造すると、トランジスタＴ２のしきい値電圧Ｖｔｈ２は
トランジスタＴ４のしきい値電圧Ｖｔｈ４よシも大きく
なってトランジスタＴ２がオンしにくい状態となり、ト
ランジスタＴ４が先にオンすることとなる。トランジス
タＴ４がオンすると、トランジスタＴ３とＴ４とから構
成されるインバータ２がローレベルを出力し、トランジ
スタＴ１とＴ２とから構成されるインバータ１に正帰還
がかかつてトランジスタＴ４のオン状態はますます安定
することとなる。このようにして、フリップ・フロップ
は予め決められた初期値を有することができる。しかも
、この初期値を、後にプログラムまたはリセットによっ
て定められる初期値に一致させておけば、不定状態によ
る誤動作等を避けることができる。
第２図は、上述のようなスタティックＲＡＭセルの実際
のパターンを示す。この図は、１ビツトに相当する部分
のみを示し、図面を簡単にするため、ビットライン、ワ
ードライン、コンタクト、電極等は省略している。点線
で囲まれた部分３は拡散領域を示し、実線で囲まれた部
分４および５は多結晶ポリシリコン部分を示す。これら
拡散領域と多結晶ポリシリコ４ｂ分と交差する部分（斜
線部分）に、トランジスタＴＩ 、Ｔ２ 、Ｔ３ 、Ｔ
４がそれぞれ形成される。これらトランジスタは、第１
図に示すトランジスタに対応している。図中、トランジ
スタＴ２およびＴ４のチャネル長をそれぞれＬ２．Ｌ４
で示す。ＲＡＭセルの製造時に、こレラチャネル長に差
を設けて、各トランジスタＴ２ｂよびＴ４のしきい値電
圧Ｖｔｈ ２ 、 Ｖｔｈ４を異ならせるようにするこ
とによって、このＲＡＭセルの初期状態を設定すること
が可能になる０以上の説明では、トランジスタのチャネ
ル長を異ならせたがメモリセルな構成するトランジスタ
の他の素子パラメータを互いに異ならせて、フリップ・
フロップがアンバランスになる様にしても良い。またト
ランジスタの形成時にマスクパターンを変えて第３図の
Ｃ，Ｒを異らせるようにしてもよい。
のパターンを示す。この図は、１ビツトに相当する部分
のみを示し、図面を簡単にするため、ビットライン、ワ
ードライン、コンタクト、電極等は省略している。点線
で囲まれた部分３は拡散領域を示し、実線で囲まれた部
分４および５は多結晶ポリシリコン部分を示す。これら
拡散領域と多結晶ポリシリコ４ｂ分と交差する部分（斜
線部分）に、トランジスタＴＩ 、Ｔ２ 、Ｔ３ 、Ｔ
４がそれぞれ形成される。これらトランジスタは、第１
図に示すトランジスタに対応している。図中、トランジ
スタＴ２およびＴ４のチャネル長をそれぞれＬ２．Ｌ４
で示す。ＲＡＭセルの製造時に、こレラチャネル長に差
を設けて、各トランジスタＴ２ｂよびＴ４のしきい値電
圧Ｖｔｈ ２ 、 Ｖｔｈ４を異ならせるようにするこ
とによって、このＲＡＭセルの初期状態を設定すること
が可能になる０以上の説明では、トランジスタのチャネ
ル長を異ならせたがメモリセルな構成するトランジスタ
の他の素子パラメータを互いに異ならせて、フリップ・
フロップがアンバランスになる様にしても良い。またト
ランジスタの形成時にマスクパターンを変えて第３図の
Ｃ，Ｒを異らせるようにしてもよい。
■ 発明の効果
上述したように、本発明メモリによれば、電源オン後か
らプログラムまたはリセットによる初期設定までの間の
初期状態を、トランジスタのチャネル長に差をもたせる
ことにより行うので、初期値設定を効率よく且つ高速で
行うことが可能となる。
らプログラムまたはリセットによる初期設定までの間の
初期状態を、トランジスタのチャネル長に差をもたせる
ことにより行うので、初期値設定を効率よく且つ高速で
行うことが可能となる。
また、チャネル長のアンバランスによシ設定される初期
状態を、プログラムまたはリセットによる初期状態に一
致させるので、年輩状態に基づく不安定性がなく、した
がってＲＡＭやレジスタのようなメモリを有効に利用す
ることが可能となる。
状態を、プログラムまたはリセットによる初期状態に一
致させるので、年輩状態に基づく不安定性がなく、した
がってＲＡＭやレジスタのようなメモリを有効に利用す
ることが可能となる。
特に本発明にかかるメモリはマイクロコンピュータ内の
レジスタ等に有効であり、マたシステムの起動時のみに
使用するプログラムを記憶するメモリとして使用すれば
、システム起動後にはそのプログラムが記憶されていた
領域を書替えて使用できるのでメモリの有効利用が可能
と彦る。
レジスタ等に有効であり、マたシステムの起動時のみに
使用するプログラムを記憶するメモリとして使用すれば
、システム起動後にはそのプログラムが記憶されていた
領域を書替えて使用できるのでメモリの有効利用が可能
と彦る。
第１図は本発明の一実施例であるＲ’ＡＭセルを示す図
、策２図は第１図図示のＲＡＭセルのパターンを示す図
である。第３図は他の実施例を示す。 図中、１および２はインバータ、３は拡散領域、４およ
び５は多結晶ポリシリコン部分、ＴＩ 、Ｔ２ 。 Ｔ３ 、Ｔ４はＭＯＳ）ランジスタをそれぞれ示す。 特許出願人 富士通株式会社 代理人弁理士 森 １） 寛（外１名）第１図 第３図
、策２図は第１図図示のＲＡＭセルのパターンを示す図
である。第３図は他の実施例を示す。 図中、１および２はインバータ、３は拡散領域、４およ
び５は多結晶ポリシリコン部分、ＴＩ 、Ｔ２ 。 Ｔ３ 、Ｔ４はＭＯＳ）ランジスタをそれぞれ示す。 特許出願人 富士通株式会社 代理人弁理士 森 １） 寛（外１名）第１図 第３図
Claims (1)
- メモリセルを構成する交差接続された一対のトランジス
タの素子パラメータを互いに異なるものとし、電源投入
時の該メモリセルの初期状態が特定の状態に定まる様に
したことを特徴とする半導体メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58122575A JPS6015894A (ja) | 1983-07-06 | 1983-07-06 | 半導体メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58122575A JPS6015894A (ja) | 1983-07-06 | 1983-07-06 | 半導体メモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6015894A true JPS6015894A (ja) | 1985-01-26 |
Family
ID=14839297
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58122575A Pending JPS6015894A (ja) | 1983-07-06 | 1983-07-06 | 半導体メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6015894A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5762729A (en) * | 1993-08-31 | 1998-06-09 | Nippon Light Metal Company Ltd. | Aluminum alloy substrate for lithographic printing plate and process of producing same |
-
1983
- 1983-07-06 JP JP58122575A patent/JPS6015894A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5762729A (en) * | 1993-08-31 | 1998-06-09 | Nippon Light Metal Company Ltd. | Aluminum alloy substrate for lithographic printing plate and process of producing same |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5189316A (en) | Stepdown voltage generator having active mode and standby mode | |
| US6021067A (en) | Circuit of sensing a fuse cell in a flash memory | |
| JPH0411953B2 (ja) | ||
| JPH036600B2 (ja) | ||
| JPS6015894A (ja) | 半導体メモリ | |
| US5260901A (en) | Output circuit of semiconductor memory device | |
| US4918657A (en) | Semiconductor memory device provided with an improved precharge and enable control circuit | |
| JPS5836435B2 (ja) | 半導体メモリ回路 | |
| JP2019215941A (ja) | 強誘電体キャパシタを備える不揮発性ｓｒａｍ | |
| JPH0252890B2 (ja) | ||
| JP4068194B2 (ja) | Ｍｏｓトランジスタおよびｍｏｓトランジスタの電位制御方法 | |
| JPS5847795B2 (ja) | 半導体記憶装置 | |
| JPH0217871B2 (ja) | ||
| JP3204575B2 (ja) | リセット回路およびこれを含む集積回路 | |
| JPH07105685A (ja) | 半導体記憶回路 | |
| JP2888081B2 (ja) | 半導体記憶装置 | |
| EP0188769A2 (en) | Dynamic type semiconductor memory device | |
| JP3582974B2 (ja) | 半導体メモリ装置 | |
| JP2944348B2 (ja) | 半導体メモリ | |
| JPH06168591A (ja) | 半導体記憶装置 | |
| KR100525909B1 (ko) | 데이터 입력 버퍼 | |
| JP3019040B2 (ja) | マスクｒｏｍ | |
| JPH05258572A (ja) | 記憶装置 | |
| JP2924480B2 (ja) | 半導体記憶装置 | |
| JPH11224500A (ja) | 半導体記憶装置 |