JPS60160141A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS60160141A JPS60160141A JP59014631A JP1463184A JPS60160141A JP S60160141 A JPS60160141 A JP S60160141A JP 59014631 A JP59014631 A JP 59014631A JP 1463184 A JP1463184 A JP 1463184A JP S60160141 A JPS60160141 A JP S60160141A
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- JP
- Japan
- Prior art keywords
- wiring
- dummy
- holes
- hole
- transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（技術分野）
本発明は多層配線の配線径路網間を任意のインピーダン
ス比率に構成できる布線構造の半導体装置に関する。
ス比率に構成できる布線構造の半導体装置に関する。
（従来技術）
半導体集積回路では各回路素子間を接続する配線長に自
づと長短が生じ、インピーダンスの異なる複数個の配線
径路網ができる。特に多層配線の場合には、配線は第１
層から第２ｗＡへ、そして再び第１ｉへと言うように布
線されるので、スルー・ホールの持つ抵抗弁がアナログ
集積回路ではしばしば問題となる。最近では集積規模の
大形化、高密度化、高速度化およびパターン設計の効率
化を目的として配線の多層化傾向がますます盛んとなっ
て来ているので、このスルー・ホールによる配線インピ
ーダンスの不整合問題が無視できないものとなっている
。
づと長短が生じ、インピーダンスの異なる複数個の配線
径路網ができる。特に多層配線の場合には、配線は第１
層から第２ｗＡへ、そして再び第１ｉへと言うように布
線されるので、スルー・ホールの持つ抵抗弁がアナログ
集積回路ではしばしば問題となる。最近では集積規模の
大形化、高密度化、高速度化およびパターン設計の効率
化を目的として配線の多層化傾向がますます盛んとなっ
て来ているので、このスルー・ホールによる配線インピ
ーダンスの不整合問題が無視できないものとなっている
。
第１図（ａ）およびか）は、２層配線で差動増幅器を構
成した場合の従来の接続回路図およびその等価回路図で
ある。差動回路を構成するトランジスタＱｌおよびＱ、
の一方のトランジスタＱ、のエミッタ接続配線は、スル
ー・ホール１を経て第２層にあがりスルー・ホール２を
経て再び第１層に戻り、他方のトランジスタＱ、のエミ
ッタ接続配線と点Ａで定電流回路３に共通接続される。
成した場合の従来の接続回路図およびその等価回路図で
ある。差動回路を構成するトランジスタＱｌおよびＱ、
の一方のトランジスタＱ、のエミッタ接続配線は、スル
ー・ホール１を経て第２層にあがりスルー・ホール２を
経て再び第１層に戻り、他方のトランジスタＱ、のエミ
ッタ接続配線と点Ａで定電流回路３に共通接続される。
この場合スルー・ホールはホールの大きさにもよるが通
常１個当り約０．１Ωの抵抗を有するので、トランジス
タＱ８のエミッタ側には約０．２０の抵抗ｒが挿入され
たことと等価となり、トランジスタＱ。
常１個当り約０．１Ωの抵抗を有するので、トランジス
タＱ８のエミッタ側には約０．２０の抵抗ｒが挿入され
たことと等価となり、トランジスタＱ。
およびＱ、の特性とは関係なくオフ・セット電圧ＩＯｒ
による平衡崩れをおこす。ここでスルー・ホールを大き
く設計すると抵抗ｒは小さくなるが、スルー・ホールの
占有面積は増大し集積度は損われる。しかもパターンの
微細化はますます強まる傾向にあり、これに伴ってスル
ー・ホール自身の大きさも小さくなることはあっても大
きくなることはない。一般にスルー・ホールの抵抗分は
その大祭さが小さくなるにつれて急速に増大するのでま
すます深刻さを増しており、特に差動増幅器のオフ・セ
ット電圧の発生に代表されるように高精度のインピーダ
ンス整合が要求されるアナログ半導体装置には致命的な
欠陥を与える。また高出力の高速度集積回路分野では、
スルー・ホールによる電圧降下が無視し得ない状態とな
って来ている。
による平衡崩れをおこす。ここでスルー・ホールを大き
く設計すると抵抗ｒは小さくなるが、スルー・ホールの
占有面積は増大し集積度は損われる。しかもパターンの
微細化はますます強まる傾向にあり、これに伴ってスル
ー・ホール自身の大きさも小さくなることはあっても大
きくなることはない。一般にスルー・ホールの抵抗分は
その大祭さが小さくなるにつれて急速に増大するのでま
すます深刻さを増しており、特に差動増幅器のオフ・セ
ット電圧の発生に代表されるように高精度のインピーダ
ンス整合が要求されるアナログ半導体装置には致命的な
欠陥を与える。また高出力の高速度集積回路分野では、
スルー・ホールによる電圧降下が無視し得ない状態とな
って来ている。
以上述べたスルー・ホール抵抗による配線インピーダン
スの不整合は、回路素間を結ぶ配線径路網の全てにわた
る共通の問題で、一般的にはスルー−ホール挿入個数の
不平衡によるインピーダンス不整合が各配線径路網間に
おこる。
スの不整合は、回路素間を結ぶ配線径路網の全てにわた
る共通の問題で、一般的にはスルー−ホール挿入個数の
不平衡によるインピーダンス不整合が各配線径路網間に
おこる。
第２図（ａ）および（ｂ）は、それぞれ共通分岐点を持
たない複数個の配線径路網間および共通分岐点を持つ配
線径路網間のスルー−ホール抵抗によるインピーダンス
不整合を説明する図である。すなわち、スルー・ホール
４，５．・・・・・・ｎＢが挿入された配線径路網Ａ、
Ｂ、 、スルー−ホールを全く持たない配線径路網頑
、１個のスルー・ホール６を持つ配線径路網間１．の間
には、それぞれ大きなインピーダンス不整合の問題がお
きる。またスルー・ホール７．８．・・・・・・ｎｂが
挿入された配線径路網ＡＢ、 １個のスルー−ホール９
を持つ配線径路網ＡＣ，スルー・ホールを全く持たない
配線径路網ＡＤＯ間にも全く同様なことが生じる。従っ
て。
たない複数個の配線径路網間および共通分岐点を持つ配
線径路網間のスルー−ホール抵抗によるインピーダンス
不整合を説明する図である。すなわち、スルー・ホール
４，５．・・・・・・ｎＢが挿入された配線径路網Ａ、
Ｂ、 、スルー−ホールを全く持たない配線径路網頑
、１個のスルー・ホール６を持つ配線径路網間１．の間
には、それぞれ大きなインピーダンス不整合の問題がお
きる。またスルー・ホール７．８．・・・・・・ｎｂが
挿入された配線径路網ＡＢ、 １個のスルー−ホール９
を持つ配線径路網ＡＣ，スルー・ホールを全く持たない
配線径路網ＡＤＯ間にも全く同様なことが生じる。従っ
て。
若しこれら配線径路網間に前述の差動回路のように厳格
ガインピーダンス整合が要求される場合であれば、これ
らの布線構造を持つ半導体装置は全く機能しない。
ガインピーダンス整合が要求される場合であれば、これ
らの布線構造を持つ半導体装置は全く機能しない。
（発明の目的）
本発明の目的は、上記の情況に鑑み、スルーψホール接
続される多層配線による複数個の配線径路網を任童のイ
ンピーダンス比率に設定する量的布線構造を備えた半導
体装置を提供することである。
続される多層配線による複数個の配線径路網を任童のイ
ンピーダンス比率に設定する量的布線構造を備えた半導
体装置を提供することである。
（発明の構成）
本発明の半導体装置は、多層配線による複数個の配線径
路網の少くともその一つにダミー・スルーｅホールが挿
入され、スルー・ホール接続される他の配線径路網との
間を任童のインピーダンス比率に設定する布線構造を備
えることを含んで構成される。
路網の少くともその一つにダミー・スルーｅホールが挿
入され、スルー・ホール接続される他の配線径路網との
間を任童のインピーダンス比率に設定する布線構造を備
えることを含んで構成される。
本発明によれば、スルー−ホールを全く有しないかまた
は比較的挿入個数の少ない配線径路網には、適宜必要な
個数だけのダミー・スルー・ホールが挿入されるので、
Ｒ線径路網間のインピーダンスを等しく設定することも
、またｌ：ｎ或いは１：しｍの如き規定比率を持たせて
設定することも自由に行うことができる。またダミー・
ホール間には通常配線が通らないので、複数個を互いに
隣接させて設けることができる。また必ずしも大きさを
揃える必要性もなく、適宜大小を組合わせて挿入できる
ので、挿入個数が多い場合でありても集積回路の集積度
をそれ程損うことはない。以下図面を参照して詳細に説
明する。
は比較的挿入個数の少ない配線径路網には、適宜必要な
個数だけのダミー・スルー・ホールが挿入されるので、
Ｒ線径路網間のインピーダンスを等しく設定することも
、またｌ：ｎ或いは１：しｍの如き規定比率を持たせて
設定することも自由に行うことができる。またダミー・
ホール間には通常配線が通らないので、複数個を互いに
隣接させて設けることができる。また必ずしも大きさを
揃える必要性もなく、適宜大小を組合わせて挿入できる
ので、挿入個数が多い場合でありても集積回路の集積度
をそれ程損うことはない。以下図面を参照して詳細に説
明する。
（実施例の説明）
第３図および第４図は１本発明を差動増幅器に実施した
場合の一実施例をそれぞれ示す布線構造図で、第１図と
共通するものには同一符号が付されている。第３図の実
施例では、トランジスタｑのエミッタに接続された２つ
のスルーのホール／ヤよが２に対応してトランジスタも
のエミッタ側に挿入されたダミー・スルー・ホール１０
および１１を含み、第４図の実施例では、１つのスルー
・ホール１２を共通としてトランジスタＱ、のエミッタ
側に挿入されたダミー−スルー・ホール１１を含む。こ
の布線構造によれば定電流回路３から見たエミッタ側イ
ンピーダンスはそれぞれ等しく設定されているので、第
１図（ａ）におけるが、如き布線によるオフセット電圧
は発生しない。また本実施例で明らかなように、ダミー
−スルー・ホールの挿入場所は任意に選択することが可
能である。すなわち、他の回路配線が交叉する場所では
、第３図のように２つのダミー・スルｍ−ホールに分け
てこの上で交叉させるのがよく、また交叉させるべき配
線が無い場合には第４図の布＃構造をとって面積の節減
を計った方がよい。
場合の一実施例をそれぞれ示す布線構造図で、第１図と
共通するものには同一符号が付されている。第３図の実
施例では、トランジスタｑのエミッタに接続された２つ
のスルーのホール／ヤよが２に対応してトランジスタも
のエミッタ側に挿入されたダミー・スルー・ホール１０
および１１を含み、第４図の実施例では、１つのスルー
・ホール１２を共通としてトランジスタＱ、のエミッタ
側に挿入されたダミー−スルー・ホール１１を含む。こ
の布線構造によれば定電流回路３から見たエミッタ側イ
ンピーダンスはそれぞれ等しく設定されているので、第
１図（ａ）におけるが、如き布線によるオフセット電圧
は発生しない。また本実施例で明らかなように、ダミー
−スルー・ホールの挿入場所は任意に選択することが可
能である。すなわち、他の回路配線が交叉する場所では
、第３図のように２つのダミー・スルｍ−ホールに分け
てこの上で交叉させるのがよく、また交叉させるべき配
線が無い場合には第４図の布＃構造をとって面積の節減
を計った方がよい。
第５図は本発明をマルチ・ダミ、り・トランジスタの差
動回路に実施した場合の一実施例を示す布線構造図で、
トランジスタＱ、のエミッタに接続されたスルー・ホー
ル／および２に対応して、トランジスタＱｌの各二定ツ
タ側に挿入されたそれぞれ２個からなるダミー−スルー
ｅホール１３を含む。本実施例でけ電流、比が１：ｎの
場合を示しているが、トランジスタＱ７側に１個のスル
ーｅホールが存在するときは、トランジスタＱ、のエミ
ッタにｎ個のダミー・スルー・ホールを並列接続して挿
入される。この場合でも定電流回路から見たインピーダ
ンスは平衡しオフセット電μを生ずることけカい。
動回路に実施した場合の一実施例を示す布線構造図で、
トランジスタＱ、のエミッタに接続されたスルー・ホー
ル／および２に対応して、トランジスタＱｌの各二定ツ
タ側に挿入されたそれぞれ２個からなるダミー−スルー
ｅホール１３を含む。本実施例でけ電流、比が１：ｎの
場合を示しているが、トランジスタＱ７側に１個のスル
ーｅホールが存在するときは、トランジスタＱ、のエミ
ッタにｎ個のダミー・スルー・ホールを並列接続して挿
入される。この場合でも定電流回路から見たインピーダ
ンスは平衡しオフセット電μを生ずることけカい。
第６図（ａ）および（ｂ）はそれぞれ本発明におけるダ
ミー・スルー・ホールの配置図で、第１層のアルミ配線
ＡＪを互いに接する形で設けることができる。従って、
ダミー・スルー・ホールの集積度をあげることができる
。この配置は第５図の実施例で特に効果が大きい。
ミー・スルー・ホールの配置図で、第１層のアルミ配線
ＡＪを互いに接する形で設けることができる。従って、
ダミー・スルー・ホールの集積度をあげることができる
。この配置は第５図の実施例で特に効果が大きい。
第７図（ａ） 、 （ｂｌおよび（ｅ）は、本発明の他
の実施例を示す布線構造図で、任意のインピーダンス比
率に設定する場合を示すものである。これらは倒れも基
準の配線径ｇ網Ｃ！に対して、ダミー・スルー・ホール
が直列または並列に挿入される。例えば配線径路網Ｃ４
はｌ／ｎｓ配線径路網Ｃ８およびＣ５はｎ：ｒｎＫ、ま
た配線径路網Ｃ１はｎ：１／ｍにそれぞれ設定される。
の実施例を示す布線構造図で、任意のインピーダンス比
率に設定する場合を示すものである。これらは倒れも基
準の配線径ｇ網Ｃ！に対して、ダミー・スルー・ホール
が直列または並列に挿入される。例えば配線径路網Ｃ４
はｌ／ｎｓ配線径路網Ｃ８およびＣ５はｎ：ｒｎＫ、ま
た配線径路網Ｃ１はｎ：１／ｍにそれぞれ設定される。
この場合ダミー・スルー・ホールの大きさは必ずしも一
定のものである必要はなく、任意に選択できることは既
に説明した通りである。
定のものである必要はなく、任意に選択できることは既
に説明した通りである。
以上群＃に説明したように本発明によれば集積度を損う
ことなく、スルーｅホール抵抗による配線インピーダン
スの乱れを容易に補正し得るので。
ことなく、スルーｅホール抵抗による配線インピーダン
スの乱れを容易に補正し得るので。
多層配線を用いた半導体装置、特にアナログ集積回路に
実施すれば顕著な効果をあげることができる。
実施すれば顕著な効果をあげることができる。
【図面の簡単な説明】
第１図伽）および０））は、２−配線で差動増幅器を構
成した場合の従来の接続回路図およびその等価回路図、
第２１Ｖ（ａ）および伽）は、それぞれ共通分岐点を持
たない複数個の配ＩＩＭ径路網間および共通分岐点を持
つ配線＆路網間のスルー−ホール抵抗によるインピーダ
ンス不贅合を甑明する図、第３図および第４図は本発明
を差動増幅器に実施した場合の一実施例をそれぞれ示す
布線構造図、第５図は本発明をマルチ・エミッタ・トラ
ンジスタの差動回路に、実施した場合の一実施例を示す
布線構造図、第６図（ａ）および伽）は、それぞれ本発
明におけるダミー〇ホールの配置図、：ＩＸＴ図は本発
明の他の実施例を示す布ｆＩｌｉＩＩＸ造図である。 ｃ＋、Ｑｔｌ、ｑ’・・・・・・トランジスタ、３・・
・・・・定電流回路、１２２２４ ｇ ５ ＊ ６ ＊
？ １ Ｂ １９ ｅ １２ ｓ ” ：１ ＊ ｎ
ｂ”’ ・・’スルーホール、１０，１１．１３・・・
・・・タミー・スルー−オール、ＡＪ・・・・・・アル
ミ配線、χＢｓ −売可ＡａＢｓ、ＡＢｍＡＣ＊ＡＤｓ
Ｃｓ ＃ Ｃｍ ＃ Ｃｓ ＃ Ｃ４＊ ０１°°゛
°°配線径路網。
成した場合の従来の接続回路図およびその等価回路図、
第２１Ｖ（ａ）および伽）は、それぞれ共通分岐点を持
たない複数個の配ＩＩＭ径路網間および共通分岐点を持
つ配線＆路網間のスルー−ホール抵抗によるインピーダ
ンス不贅合を甑明する図、第３図および第４図は本発明
を差動増幅器に実施した場合の一実施例をそれぞれ示す
布線構造図、第５図は本発明をマルチ・エミッタ・トラ
ンジスタの差動回路に、実施した場合の一実施例を示す
布線構造図、第６図（ａ）および伽）は、それぞれ本発
明におけるダミー〇ホールの配置図、：ＩＸＴ図は本発
明の他の実施例を示す布ｆＩｌｉＩＩＸ造図である。 ｃ＋、Ｑｔｌ、ｑ’・・・・・・トランジスタ、３・・
・・・・定電流回路、１２２２４ ｇ ５ ＊ ６ ＊
？ １ Ｂ １９ ｅ １２ ｓ ” ：１ ＊ ｎ
ｂ”’ ・・’スルーホール、１０，１１．１３・・・
・・・タミー・スルー−オール、ＡＪ・・・・・・アル
ミ配線、χＢｓ −売可ＡａＢｓ、ＡＢｍＡＣ＊ＡＤｓ
Ｃｓ ＃ Ｃｍ ＃ Ｃｓ ＃ Ｃ４＊ ０１°°゛
°°配線径路網。
Claims (3)
- （１）多層配線による複数個の配線径路網の少くともそ
の一つにダミー・スルーのホールが挿入され、スルー・
ホール接続される他の配線径路網との間を任意のインピ
ーダンス比率に設定する布線構造を備えることを特徴と
する半導体装置。 - （２）前記ダミー・スルー・ホールが並列挿入されるこ
とを特徴とする特許請求の範囲第（１）項記載の半導体
装置。 - （３） 前記ダミー・スルー・ホールの第１層アルミ配
線が他のダミー・スルー−ホールを介して互いに接して
いることを特徴とする特許請求の範囲第（１）項記載の
半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59014631A JPS60160141A (ja) | 1984-01-30 | 1984-01-30 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59014631A JPS60160141A (ja) | 1984-01-30 | 1984-01-30 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60160141A true JPS60160141A (ja) | 1985-08-21 |
| JPH0249535B2 JPH0249535B2 (ja) | 1990-10-30 |
Family
ID=11866542
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59014631A Granted JPS60160141A (ja) | 1984-01-30 | 1984-01-30 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60160141A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH077644U (ja) * | 1993-07-14 | 1995-02-03 | 吉野電化工業株式会社 | 哺乳用具 |
-
1984
- 1984-01-30 JP JP59014631A patent/JPS60160141A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0249535B2 (ja) | 1990-10-30 |
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