JPS60162961A - ロジツクアナライザ - Google Patents

ロジツクアナライザ

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JPS60162961A
JPS60162961A JP59018872A JP1887284A JPS60162961A JP S60162961 A JPS60162961 A JP S60162961A JP 59018872 A JP59018872 A JP 59018872A JP 1887284 A JP1887284 A JP 1887284A JP S60162961 A JPS60162961 A JP S60162961A
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JP
Japan
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display
data
setter
displayed
control circuit
Prior art date
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Application number
JP59018872A
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English (en)
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JPH0151145B2 (ja
Inventor
Kazuaki Sakurai
桜井 和明
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Yokogawa Electric Corp
Original Assignee
Yokogawa Hokushin Electric Corp
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Publication date
Application filed by Yokogawa Hokushin Electric Corp filed Critical Yokogawa Hokushin Electric Corp
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 [発明の属する分野] 本発明は、ロジックアナライザに関し、詳しくはマツピ
ング表示方式の改良に関する。
[従来技術] 従来より、ロジックアナライザでは、解析結果を表示装
置に表示することかできるようになっており、ステー1
〜表示やタイミング表示の他に、例えばマイクロプロセ
ッサ等の動作状態を一目で捕えるためのマツピング表示
もできるようになっている。
このマツピング表示を行うモード、いわゆるマツピング
表示モードは、例えばマイクロプロセッサの動作状態に
ついて、そのアドレス情報に着目してサンプルし、アド
レス情報の動きをX−Y軸(例えばアドレスビットを2
分し、X軸はその上位ピッ1−で表わされるアドレス軸
、Y軸はその下位ビットで表わされるアドレス軸とする
。いずれも時間軸ではない。)で指示される表示画面D
SP上に第1図のようなトレースTとして表示するモー
ドである。
この様なマツピング表示モードは、そのマイクロプロセ
ツリ全体の動きを捕え、例えば、正常に動作しているタ
ーゲットシステムから得られるパターンど、異常動作し
ているターゲットシステムからせ1られるパターンとを
比較して、異常点を児つけ出Jために使用されている。
ところで、一般にこのサンプル数は1000〜2000
ワードにも及ぶため、正常システムと異常システムのパ
ターンがどの時点からずれ始めたのかという時系列情報
が得られず、どの点に着目して解析を進めれば良いかを
的確に判断できなかった。
これは、サンプル数を大きくとることのできるロジック
アナライザでは一層大きな問題であった。
[発明の目的] 本発明の目的は、この様な点に鑑み、上記の如きX−Y
マツピング表示画面中に時系列情報を盛込んで、正誤動
作の分岐点を的確に捕えることができるようにした1]
シツクアナライザを提供することにある。
[発明の概要] この様な目的を達成するために、本発明では、外部より
アドレス・データを適宜にサンプリングして取りこむ入
力回路と、この入力回路で得たデータを記憶するメモリ
と、このメモリからデータを入力順に読出し、マツピン
グ表示を行い得るデータに変換ザる制御回路と、この制
御回路からの出力データを表示づる表示′4A置を備え
たロジックアナライザにおいて、前記制御回路は前記マ
ツピング表示の所望の領域のみその他の領域とは異イす
る表示どなるJ、うにした信号を生成することができる
ように構成されるとともに、前記所望の領域を任意に増
加または減少して指定し得ると同時にその指定信号を制
御回路に与えるようにした設定器を具備し、マツピング
表示中に時系列情報を盛込んだ表示を得るようにしたこ
とを特徴とする。
[実施例] 以下図面を用いて本発明の詳細な説明する。第1図は本
発明のロジックアナライザの一実施例を示すブ[1ツク
図である。同図において、1はターゲットシステムから
の信号を所定のタイミングでサンプリングして読み取る
ための入ツノ回路、2は入力回路1で得たデータを適宜
格納しておくためのメモリ、3はステート表示、タイミ
ング表示、マツピング表示等における必要な処理の実行
や、その処理と関連して各部に必要な制御信号を発生す
るための制御回路、4は表示モードに応じた出力表示デ
ータを制御回路より受け、これを表示画面41に表示す
ることのできる表示装置である。
5は設定器で、表示領域の指定、すなわち、マツピング
出力表示データ上でサンプルスタート時点からあるn時
点までのトレースデータを輝度変調(高輝度に)して表
示する場合において、その時系列的な範囲を設定するた
めのものである。この設定器としては、例えば左右に回
転するエンドレススイッチを使用し、上記時点nを増加
または減少指定づるためのパルス列を出力させる。
6は設定器5と制御回路3との間のインタフェースであ
る。
この様な構成における動作を次に説明する。第2図にお
いてステート表示やタイミング表示の動5− 作については、従来と同様であり、しかも本発明に係る
7ラビング表示モードの動作とは直接に関係がない故、
ここではその説明を省略する。さて、マツピング表示モ
ードにおいては、入力回路1を介して得られるターゲラ
1−システムからのアドレス情報を順次にサンプリング
して、メモリ2に格納する。格納されたアドレスデータ
は制御回路3により格納類に読出され、マツピング表示
のために必要な処理が施された後表示装置4に送られ、
第3図に示されるように表示画面DSP上に波形T−で
マツピング表示される。
これと同時に、制御回路はザンプルメモリのスタート点
く先頭データ)から、設定器で指定されるn番目のデー
タまでを、他のデータとは異なる高輝度にて出力表示さ
せることができ(第3図の太い線1−I B ) 、前
記値n(高輝度表示のエンド点)をインターフェース6
を介して設定器5より受取る。
この値nは、設定器5において手動操作により任意に増
加または減少させて所望の値に設定され6− 得るようになっている。
なd3、設定器は、実施例に示すようにパルス列出力型
のものに限らない。ディジタル・スイッチやアナログ出
力!I′!の可変スイッチであっても良い。
その場合、インタフェースは使用されるスイッチに応じ
て変更される。
このようにして、サンプルメモリのスタート点力日ろ、
設定器にて設定したn番目までのデータのみ他の輝度と
は異なる高輝度で表示させることができる。従って、こ
のnを増減または減少させて、高輝度表示の先端を移動
させて観測することにより、アドレスの時系列的変化を
容易に観察することができる。
なお、設定器で指示した点を中心にサンプル済みのステ
ー1へ表示やタイミング表示を行うことも可能であり、
異常点のステート解析を始める点の指定に6有効に利用
することができる。
また、高輝度表示のスタート点はサンプルメモリのスタ
ート点に固定としたが、これに限らず、エンド点と同様
に設定器より任意に指定することができるように構成す
ることもできる。
また、マツピング表示そのものの中に時系列情報を直接
表示することもできる。すなわら、例えば、表示装置と
してカラー表示の可能な表示装置を使用し、サンプルメ
モリに取りこまれた一番古いデータ(先頭ア′−タ)か
ら新しいデータ(ラストデータ)の順に色相を変化させ
て表示させることで、時系列情報を直接表示乃−ること
が可能となる。この場合、設定器の指示値nはどの値で
あっても良いが、エンド点の値にしておくのが望ましい
[発明の効果コ 以上説明したように、本発明によれば、表示領域の設定
入力が可能な設定器を設け、XY表示而面ターゲットシ
ステムのアドレスについてのマツピング表示を行う際に
、設定器で指定された表示領域のみを他の表示領域とは
異なる方式(輝度変調や色相変化)で表示するようにし
たため、表示された情報を時系列的に容易に追跡するこ
とができ、動作異常があった場合には動作異常の分岐点
(アドレス上での分岐点)を容易に短時間で見出ずこと
ができ、[Iシック解析時間の短縮を図ることができる
という効果がある。
【図面の簡単な説明】
第1図は従来の1コシツクアナライザにおけるマツピン
グ表示の一例を示す図、第2図は本発明に係るロジック
アナライザの一実施例を示すブロック図、第3図は本発
明のマツピング表示の一例を示す図である。 198.入力回路、200.メモリ、38.。 制御回路、4.11表示装置、500.設定器、611
.インタフェース。 一つ−

Claims (1)

    【特許請求の範囲】
  1. 外部よりアドレス・データを適宜にサンプリングして取
    りこむ入力回路と、この入力回路で得たデータを記憶す
    るメモリと、このメモリからデータを入力順に読出し、
    マツピング表示を行い得るデータに変換する制御回路と
    、この制御回路からの出力データを表示する表示装置を
    備えたロジックアナライザにおいて、前記制御回路は前
    記マツピング表示の所望の領域のみその他の領域とは異
    なる表示となるようにした信号を生成することができる
    ように構成されるとともに、前記所望の領域を任意に増
    加または減少して指定し得ると同時にその指定信号を制
    御回路に与えるようにした設定器を具備し、マツピング
    表示中に時系列情報を盛込んだ表示を得るようにしたこ
    とを特徴とするロジックアナライザ。
JP59018872A 1984-02-03 1984-02-03 ロジツクアナライザ Granted JPS60162961A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP59018872A JPS60162961A (ja) 1984-02-03 1984-02-03 ロジツクアナライザ

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Application Number Priority Date Filing Date Title
JP59018872A JPS60162961A (ja) 1984-02-03 1984-02-03 ロジツクアナライザ

Publications (2)

Publication Number Publication Date
JPS60162961A true JPS60162961A (ja) 1985-08-24
JPH0151145B2 JPH0151145B2 (ja) 1989-11-01

Family

ID=11983629

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JP59018872A Granted JPS60162961A (ja) 1984-02-03 1984-02-03 ロジツクアナライザ

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JPH0151145B2 (ja) 1989-11-01

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