JPS6016459A - 読み出し専用記憶装置 - Google Patents
読み出し専用記憶装置Info
- Publication number
- JPS6016459A JPS6016459A JP58124458A JP12445883A JPS6016459A JP S6016459 A JPS6016459 A JP S6016459A JP 58124458 A JP58124458 A JP 58124458A JP 12445883 A JP12445883 A JP 12445883A JP S6016459 A JPS6016459 A JP S6016459A
- Authority
- JP
- Japan
- Prior art keywords
- film
- insulation
- gate electrode
- drain
- source
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B20/00—Read-only memory [ROM] devices
- H10B20/27—ROM only
- H10B20/30—ROM only having the source region and the drain region on the same level, e.g. lateral transistors
- H10B20/34—Source electrode or drain electrode programmed
Landscapes
- Read Only Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の分野〕
本う6明は絶縁ゲート型電界効果トランジスタ(以下I
GFET)を主な構成要素とした半導体読み出し専用記
憶装置に関する。
GFET)を主な構成要素とした半導体読み出し専用記
憶装置に関する。
IG)’ETによる読み出し専用記憶装@(以下mv)
の構成方法には、1GFETial力線に対して並列に
接続する横積み型と、1GFE’l、直列に接続する縦
積み型に大別する事が出来る。前者は高速動作が容易で
ある反面高密度化しにくく高価であシ。
の構成方法には、1GFETial力線に対して並列に
接続する横積み型と、1GFE’l、直列に接続する縦
積み型に大別する事が出来る。前者は高速動作が容易で
ある反面高密度化しにくく高価であシ。
後者は逆に尚速動作には適さないが高密度化が容易であ
り大容[LOMに適している。又1(、U Mの1き込
み方法には、前記横積み型に主として適用されているコ
ンタクト切換え方式、拡散層切換え方式、及び前記縦積
み型に主として適用されているイオン注入切換え方式等
が一般的である。以上3方式の概略を第1図(コンタク
ト切換え方式)。
り大容[LOMに適している。又1(、U Mの1き込
み方法には、前記横積み型に主として適用されているコ
ンタクト切換え方式、拡散層切換え方式、及び前記縦積
み型に主として適用されているイオン注入切換え方式等
が一般的である。以上3方式の概略を第1図(コンタク
ト切換え方式)。
第2図(拡#!L層切換え方式)、第3図(イオン注入
切換え方式)にボす。なお三図共(A)はトランジスタ
記号で示した回路接続図、(B)は断面t14造図であ
り、三図共横方向に関してはほぼ同一規準で描かれてい
ることから大きさ金比叡できるようにしである。
切換え方式)にボす。なお三図共(A)はトランジスタ
記号で示した回路接続図、(B)は断面t14造図であ
り、三図共横方向に関してはほぼ同一規準で描かれてい
ることから大きさ金比叡できるようにしである。
前記の如くイオン注入切換え方式による縦積型ROMは
最も高密度化に適している。しがしながら)L〇八への
重要な要素であるコード受注から製品の出荷までの時間
(以下TATと記す)に関しては、イオン注入切換え方
式は、ゲート電極形成前にイオン注入を行う必要がある
事から比較的長い。
最も高密度化に適している。しがしながら)L〇八への
重要な要素であるコード受注から製品の出荷までの時間
(以下TATと記す)に関しては、イオン注入切換え方
式は、ゲート電極形成前にイオン注入を行う必要がある
事から比較的長い。
なお前記三方式の内最もT A Tの短かい方式はコン
タクト切換え方式であるが、前述の如く多くの面)At
イ了するため抵密度であり高価である。
タクト切換え方式であるが、前述の如く多くの面)At
イ了するため抵密度であり高価である。
本発明の目的は、高密度にしてTATの短かい縦積型I
L’c)Mを提供することにある・〔発明の構成〕 不発明による読み出し専用記憶装置(B、UM)は。
L’c)Mを提供することにある・〔発明の構成〕 不発明による読み出し専用記憶装置(B、UM)は。
直列1c接続したI IJ F’ E Tのソース、ド
レイン間を短絡せしむる事によって書き込む縦積み型1
(U Mにおいて、前記短絡は、前記ソース、ドレイン
のそれぞれにゲート電極と自己整合的に穿ゆれたコンタ
クト孔全通して前記ゲート電極とは絶縁された導電層に
よってなされる半金特徴とする。
レイン間を短絡せしむる事によって書き込む縦積み型1
(U Mにおいて、前記短絡は、前記ソース、ドレイン
のそれぞれにゲート電極と自己整合的に穿ゆれたコンタ
クト孔全通して前記ゲート電極とは絶縁された導電層に
よってなされる半金特徴とする。
次に本発明による実施例を第4図を参照して説明する。
第4図(A)、 (IJIお((1)、(至)は各々本
発明による実施例の製造方法を順に説明するための断面
図。
発明による実施例の製造方法を順に説明するための断面
図。
第4図(匂は対応するトランジスタ記号で示した回路図
である。
である。
一導電性半導体基体例えばシリコン基体(1)、の表面
に形成した絶縁薄膜(2)、上に形成されたゲート電極
、例えば多結晶シリコン膜(3)、前自己多結晶シリコ
ン膜(3)上に絶縁膜(4)を介して形成したriiJ
記絶縁膜(4)とは異質な第二の絶it膜(5)全形成
する(第4図(A))。
に形成した絶縁薄膜(2)、上に形成されたゲート電極
、例えば多結晶シリコン膜(3)、前自己多結晶シリコ
ン膜(3)上に絶縁膜(4)を介して形成したriiJ
記絶縁膜(4)とは異質な第二の絶it膜(5)全形成
する(第4図(A))。
次に、前記第二の絶縁膜(5)と同じ絶縁膜全形成し、
主として下方向にのみエツチングされる異方性エツチン
グ全第二回目に形成した第二の絶縁膜と同じ絶縁膜と同
じ厚さだけ除去すべく行い、第4図FB1の如くゲート
電極31の側面にも第二の絶縁膜(51)’を形成する
。なおゲート電極が多結晶シリコン膜であれば第4図(
H)の如く側面部にも絶縁膜41を介しておくのが好ま
しい。さらにソース、ドレイン(7)全イオン注入法等
で形成した後。
主として下方向にのみエツチングされる異方性エツチン
グ全第二回目に形成した第二の絶縁膜と同じ絶縁膜と同
じ厚さだけ除去すべく行い、第4図FB1の如くゲート
電極31の側面にも第二の絶縁膜(51)’を形成する
。なおゲート電極が多結晶シリコン膜であれば第4図(
H)の如く側面部にも絶縁膜41を介しておくのが好ま
しい。さらにソース、ドレイン(7)全イオン注入法等
で形成した後。
層間絶縁膜(6)全形成する。
次に、前記絶縁膜41.21はエツチングされるが前記
第二の絶縁膜はエツチングされない方法で、l(UMコ
ード書き込み用コンタクト孔のエツチングを行う第4図
(Q)。
第二の絶縁膜はエツチングされない方法で、l(UMコ
ード書き込み用コンタクト孔のエツチングを行う第4図
(Q)。
次に両コンタクト孔を接続する導電層1例えば。
アルミニウム膜8もしくは多結晶シリコン膜等を形成す
る。つま−り第4図(1))左方から1GFE’r Q
、。
る。つま−り第4図(1))左方から1GFE’r Q
、。
Q2.Q3 が形成されているが、そのうちQ2は第4
図(匂の如くソース、ドレイン間が短絡されていること
になる。
図(匂の如くソース、ドレイン間が短絡されていること
になる。
以上の如く、不発明によれば、ゲート電極全形成した後
にコードの誉き込みが可能であ、Q T A Tは前記
コンタクト切換え方式の場合と同様に短かく、シかもコ
ンタクト孔の為の余分な面積を必要としないためイオン
注入切換え方式の縦横比UMと全く同じ面積で実現出来
、従って高密度にして高密度にしてTATの短かい読み
出し専用記憶装置を実現できる。
にコードの誉き込みが可能であ、Q T A Tは前記
コンタクト切換え方式の場合と同様に短かく、シかもコ
ンタクト孔の為の余分な面積を必要としないためイオン
注入切換え方式の縦横比UMと全く同じ面積で実現出来
、従って高密度にして高密度にしてTATの短かい読み
出し専用記憶装置を実現できる。
第1図(A)、 (B1.第2図(〜iH)、第3図t
A)、 CB)は各々従来?lJによるROMの回路1
9U及び断面構造図である。第4図(Δ)〜(ト)は各
々不発明による一実施例全工程順に示す断面構造図、第
4図(匂はその回路図である。 なお図において、1・・・・・−導電性半導体基体。 2・・・・・絶縁薄膜、3・・・・・・多結晶シリコン
膜、4゜41・・・・・・絶縁膜、5.51・・・・・
282の絶縁膜、6・・・・・・層間絶縁)漠、7・・
・・・ソース、ドレイン領域。 8・・・・・アルミニウム膜。
A)、 CB)は各々従来?lJによるROMの回路1
9U及び断面構造図である。第4図(Δ)〜(ト)は各
々不発明による一実施例全工程順に示す断面構造図、第
4図(匂はその回路図である。 なお図において、1・・・・・−導電性半導体基体。 2・・・・・絶縁薄膜、3・・・・・・多結晶シリコン
膜、4゜41・・・・・・絶縁膜、5.51・・・・・
282の絶縁膜、6・・・・・・層間絶縁)漠、7・・
・・・ソース、ドレイン領域。 8・・・・・アルミニウム膜。
Claims (1)
- 一導電性の半導体基体の表面に形成した絶縁ゲート型電
界効果トランジスタを複数個直列に接続し、前記直列に
接続した絶縁ゲート型電界効果トランジスタのソースと
ドレイン間全短絡せしむる事によって書き込む縦積型の
読み出し専用記憶装置において、前記ソースとドレイン
間を短絡せしむる手段は、前記ソース、ドレインのそれ
ぞれにゲート電極と自己整合的に穿かれたコンタクト孔
を通して前記ゲート電極とは絶縁された導電層による事
を特徴とする読み出し専用記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58124458A JPS6016459A (ja) | 1983-07-08 | 1983-07-08 | 読み出し専用記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58124458A JPS6016459A (ja) | 1983-07-08 | 1983-07-08 | 読み出し専用記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6016459A true JPS6016459A (ja) | 1985-01-28 |
Family
ID=14886015
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58124458A Pending JPS6016459A (ja) | 1983-07-08 | 1983-07-08 | 読み出し専用記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6016459A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61207057A (ja) * | 1985-03-11 | 1986-09-13 | Sanyo Electric Co Ltd | 半導体集積装置の製造方法 |
| JPS6242458A (ja) * | 1985-08-19 | 1987-02-24 | Seiko Epson Corp | 半導体装置 |
| JPS62120069A (ja) * | 1985-11-20 | 1987-06-01 | Sanyo Electric Co Ltd | Rom半導体装置の製造方法 |
| JPS62206873A (ja) * | 1986-03-07 | 1987-09-11 | Seiko Epson Corp | 半導体装置の製造方法 |
| JPS62262455A (ja) * | 1986-05-09 | 1987-11-14 | Seiko Epson Corp | 半導体装置の製造方法 |
| US5323048A (en) * | 1991-05-20 | 1994-06-21 | Matsushita Electronics Corporation | MIS type semiconductor ROM programmed by conductive interconnects |
-
1983
- 1983-07-08 JP JP58124458A patent/JPS6016459A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61207057A (ja) * | 1985-03-11 | 1986-09-13 | Sanyo Electric Co Ltd | 半導体集積装置の製造方法 |
| JPS6242458A (ja) * | 1985-08-19 | 1987-02-24 | Seiko Epson Corp | 半導体装置 |
| JPS62120069A (ja) * | 1985-11-20 | 1987-06-01 | Sanyo Electric Co Ltd | Rom半導体装置の製造方法 |
| JPS62206873A (ja) * | 1986-03-07 | 1987-09-11 | Seiko Epson Corp | 半導体装置の製造方法 |
| JPS62262455A (ja) * | 1986-05-09 | 1987-11-14 | Seiko Epson Corp | 半導体装置の製造方法 |
| US5323048A (en) * | 1991-05-20 | 1994-06-21 | Matsushita Electronics Corporation | MIS type semiconductor ROM programmed by conductive interconnects |
| EP0630052A3 (en) * | 1991-05-20 | 1995-03-15 | Matsushita Electronics Corp | MIS semiconductor device and its manufacturing process. |
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