JPS62262455A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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JPS62262455A JP61105959A JP10595986A JPS62262455A JP S62262455 A JPS62262455 A JP S62262455A JP 61105959 A JP61105959 A JP 61105959A JP 10595986 A JP10595986 A JP 10595986A JP S62262455 A JPS62262455 A JP S62262455A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体装置の製造方法に関する。
〔発明の概要〕
本発明は、半導体基板上にトランジスタ及びキャパシタ
を備えた半導体装置の製造において、ゲート電極を先に
形成し、セルファラインでキャパシタ及びコンタクトホ
ールを形成することによりゲート電極とキャパシタ領域
及びゲート電極とコンタクトホールのアライメント余裕
な０にし、高度の微細化に適応しうる素子の形成方法を
提供したものである。
〔従来の技術〕
従来の半導体装置、特にキャパシタを用いる牛導体記憶
装−〇製造方法は公知のように素子分離領域形成後、溝
堀り、積み重ね等によるキャパシタ領域の形成を行りた
後にゲート電極を形成し、コンタクトホールな形成して
いた。
〔発明が解決しようとする問題点〕
しかし、前述の従来技術では、キャパシタ領域に対する
ゲー）［極のアライメント余裕及びゲー）ＩＥ［Ｉに対
スるコンタクトホールのアライメント余裕を考慮して配
置しなければならず、そのことが素子の高度な微細化を
妨げる要因となっていた、そこで本発明はこのような問
題点を解決するもので、その目的とすることは、キャパ
シタ領域とゲー）ｔＭのアライメント余裕及びゲート電
極とコンタクトホールのアライメント余裕を０にして、
素子の高度な微細化を容易にする半導体装置の製造方法
を提供することにある。
〔問題点を解決するための手段〕
半導体基板上にゲート電極を先に形成し、セルファライ
ンでキャパシタを形成することを特徴とする。
〔実施例〕
以下第１図により詳細に実施例を説明する。
工程１・・・・・・第１図（α） Ｐ型半導体基板１０１上に素子分離用酸化膜１０２を形
成した後ゲート酸化膜１０３を１００〜２００Ｘ熱酸化
法により形成し、その上に第１の多結晶シリコン１０４
を１５００〜２５００＾化学的気相成長法で形成し８０
０〜１０００℃でリンを熱拡散する。次に化学的気相成
長法で、２０００〜４ｏｏｏｉの第１の窒化膜１０５を
形成した１、１０００℃〜１２００℃で前記第１の窒化
膜１０５の表面に１００−２００１の熱酸化膜１０６を
形成する。
工程２・・・・・・第１図（ｂ） レジストパターンをマスクに前記熱酸化膜１０６をエツ
チングし、前記熱酸化膜１０６をマスクに前記第１の窒
化膜１０５をエツチングし、前記第１の窒化膜１０５を
マスクに前記第１の多結晶シリコン１０６をエツチング
した後、Ｎ型不純物をイオン注入し、熱アニールを行う
ことによりＮ型格拡ｗ１１０７及び１０８を形成する。
工程３・・・・・・第１図（ｃ） 化学的気相成長法で第２の窒化膜を２０００〜４０００
１全面に形成した後に、リアクティブイオンで全面エツ
チングし、窒化膜サイドウオール１０９を形成する。
工程４・・・・・・第１図（ｄ） 全面にシリカ系塗布膜１１０をスピンコードにより形成
した後１００〜２００℃ホットプレートでベークした後
、８００〜１０００℃の窒素雰囲気中でアニールを行う
。（この時シリカ系塗布膜は、パターンの密な所には厚
く、疎な所には薄くつき図のような膜厚差が生じる。） 工程５・・・・・・第１図＜１＞ 希沸酸で前記シリカ系塗布膜１１０を一定膜厚除去する
。（この時ゲート電極間のみに前記シリカ系塗布が歿存
す本。） 工程６・・・・・・第１図（１） 残存した前記シリカ系塗布膜１１０及び前記素子分離用
酸化膜１０２．前記第１の窒化膜１０５、前記窒化膜サ
イドウオール１０７をマスクに前記Ｐ型半導体基板１０
１をリアクティブイオンで３〜５μエツチングし、キャ
パシタ領域１１１を形成する。
前記キャパシタ領域１１１を熱酸化し、キャパシタ酸化
膜１１２を１００〜２００Ｘ形成した後、化学的気相成
長法で第２の多結晶シリコン１１３を５〜６μ形成する
。
工程８・・・・・・第１図（Ａ） 前記第２の多結晶シリコン１１３を全面リア７テイプイ
オンでエツチングし、キャパシタ電極を形成する。
工程９・・・・・・第１図（ｉ） 化学的気相成長法により層間絶縁用酸化膜１１４を３０
００〜６０００１形成する。
工　程　１　０　・・・　第　１　　図　（）°　　）
レジストパターン１５をマスクに前記層間絶縁膜１１４
の一部、前記シリカ系塗布膜１１ｏ１及び前記ゲート酸
化膜１０３の一部をエツチングし、コンタクトホール１
１６を形成する。
工程１１・・・第１図（ＪＣ） 前記レジストパターン１１５を除去した後記線材料用Ａ
／、パターン１１７を形成する。
〔発明の効果］ 以上述べたように発明によればゲート電極に対しセルフ
アラインでキャパシタ及びコンタクトホールな形成でき
るため、高度の微細化を容易に行えるという効果を有す
る。
【図面の簡単な説明】
第１図（α）〜（＆）は本発明の半導体装置の製造方法
の工程を表わす主要断面図。 １０１・・・・・・Ｐ型半導体基板 １０２・・・・・・素子分離用酸化膜 １０３・・・・・・ゲート酸化膜 １０４・・・・・・第１の多結晶シリコン膜１０５・・
・・・・第１の窒化膜 １０６・・・・・・熱酸化膜 １０７．１０８・・・・・・Ｎ型拡散層１０９・・・・
・・窒化族サイドウオール１１０・・・・・・シリカ系
塗布膜 １１１・・・・・・キャパシタ領域 １１２・・・・・・キャパシタ酸化膜 １１３・・・・・・第２の多結晶シリコン１１４・・・
・・・Ｎ間絶縁用酸化膜 １１５・・・・・・レジストパターン １１６・・・・・・コンタクトホール １１７・・・・・・配線材料用Ａｔパターン以上 出願人　セイコーエプソン株式会社 ｃｄ＞ 第１図 （ｅ） （ｈ） 第１図

Claims (1)

  1. 【特許請求の範囲】 １）半導体基板上に、トランジスタとキャパシタを備え
    た半導体装置の製造方法において、ゲート電極を先に形
    成し、セルフアラインでキャパシタを形成することを特
    徴とする半導体装置の製造方法。 ２）ゲート電極に対してセルフアラインでコンタクトホ
    ールを形成することを特徴とする特許請求の範囲第１項
    に記載の半導体装置の製造方法。
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