JPS60165111A - 半導体集積回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 イ、産業上の利用分野 本発明は、半導体集積回路、特に絶縁ゲート型電界効果
トランジスタ（以下ＭＯ８−１３Ｔという）を用いた半
導体集積回路に関する。

口、従来技術 従来、相補型ＭＯ８−ＦＩＴの集積回路に於いて゛　は
、第１図の回路図に示すような出力バッファ回路がしは
しは用いられている。第１図において、１は入力端子％
　２は出力端子、４は接地端子、３は電源端子であ、？
、５．　７はＰチャンネル型ＭＯ８−ＦＩＴ　、６，８
はＮチャンネル型ＭＯ８−ＦＥＴであシ、ＭＯＳ−ＦＰ
ＪＴ５，６と７．８はそれぞれ相補型ＭＯ８−ＰＥＴ回
路におけるインバータ９と１０を構成しておυ、インバ
ータ９の出力はインバータ１０に入力されている。。

このように、ＮチャンネルｆｉＭＯ８−ＦＥ’ｆ及びＰ
チャンネルｇＭｏｓ−ＦＥＴを肩する出力バッファを、
集積回路として製造すると、Ｎ型基板を用いた場合、第
２図のような断面を有する集積回路となる。第２図にお
いて、１１はＮ型基板１１２はＰウェル、１３はＰ＋拡
散層でＰチャンネル型ＭＯ８−ＦＢＴのソース・ドレイ
／領域、１４ばＮ＋拡散層でペチャンネル型Ｍ　ＯＳ　
−Ｆ　Ｗ　’Ｉ’のソース−ドレイン領域、１６はゲー
ト、５はＰチャンネル型ＩＭＯ８−ＦＢ、’ｌ’、　、
６はＮチャンネル型ＭＯ８−Ｆ’ＥＴである。

一般に、よく知られているように、第２図のような構造
の相補型ＭＯ８−ＦＥＴを用いた集積回路ニオｌ、−ｉ
−’１１．　ＰＷ拡＃ｌｅ　ｌ　３　、　ＮＷＭ＆　１
１　、　Ｐ型ウェル１２．Ｎ型拡散層１４のようなＩＰ
ＮＰＮ接ａ−が形成され、寄生サイリスクが出来る。こ
の為、出力端子にノイズ等によシ過大な電流が流れると
、′前記サイリスタがトリガされ、ラッチアップと呼１
（Ｉれる現象が起こり、集積回路に過大な電流か流れ、
集積回路を破壊に至らしめることが少ムくｌい。

この寄生ザイリスタのトリガ電流を太きくし、耐ラツチ
アツプ特性４・向上させるには、二股的に。

Ｎチャンネル屋Ｍ　ＯＳ　ｋ’　Ｂ　Ｔと、Ｐチャンネ
ル型ＭＯ８−１”ｋＴを離して配置すればよいことが知
られている。しかしＮチャンネル４１　Ｍ　ＯＳ　−Ｆ
Ｆ！ＪＴと１号−ヤンネル型Ｍ　ＯＳ　−Ｆ　Ｅ　’ｌ
’を離して配置する隼は、チップのレイアウト上の制限
となシ、チップｍｊ積が増力■するという欠点があった
。また、ラッグアップは、入力端子に乗るノイズ等によ
っても引き起こされるが、入力端子の耐ラッチアップ電
゛　流は出力端子のそれよシも大きい為、出力端子の耐
ラツチアツプ電流が向上すれば、集積回路全体の耐ラツ
チアツプ電流は著しく向上する。

ハ１発明の目的 従って本発明は、前記の如き欠点を除去し、よυ小さな
チップ面積を実現出来る出力バッファ回路を備えた半導
体集−回路を提供することを目的とする。

二０発明の構成 本発明によれば１Ｎチヤンネル型またはＰチャンネル型
のみの絶縁ゲート型１ｇ′、界−効果トランジスタによ
シ出力バッファが構成され１いる半導体車積回路が得ら
れる。

ホ、実施例 つぎに本分；明を実施例により説明する。

第３図は本発明の一実施例に係る出力バッファの回路図
である。第３ツ１におい゛て、２Ｊ８と２１１〕は入力
端子、２２は出力端子１４は接地端子、３は電源端子、
２５ａ、２６ａ、２５ｂ、、２６ｂ＋　２Ｌ２８はすべ
てＰチャンネル型のＭ　ＯＳ　−Ｆ　Ｔ！ｌｉ　Ｔであ
り、ＭＯＳ−ＦＥＴ２５ａと２６ａ、２５ｂと２６ｂ。

および、２７と２８はそれぞれ直列に接続されて。

イ、ツバータ１７ａ、１７ｂ、１８を形成している。

今１入力端子２１ａの入力が１、入力端子２１ｂの入力
が０であるとすると、　ＭＯＳ−に’ＨＴ２５　ａ　。

２６トがオｙ、ＭＯＢ−ＰＥＴ２６ａ、２５ｂがオフと
なシ、そのため、ＭＯＳ−ＦＥＴ２７がオフ。

ＭＯＳ−ＦＥＴ２８がオンとな９．出力端子２２には０
が出力される。この場合、出力最終イにのインバータ１
８を駆動するだめのインバータ１７ａ。

１７ｂは、入力端子２１ａ、２１ｂＫｌｄ、］とＯの信
号を加えてプツシプル動作をさせ、非動作時の消費電力
を、第１図に示す従来の相補型ＭＯ８−ＦＥＴ回路と同
様に非常に小さなものとしている。

逆に入力端子２１ａｄｔＯ，２１ｂが１であるとすると
、ＭＯＳ−ＦＥＴ２６ａ、２５ｂ、２７がオン、Ｍ　Ｏ
Ｓ　Ｆ　Ｅ　Ｔ　２５　ａ　＋　２６　ｂｔ　２８がオ
フとなシ、出力端子２２には１が出力される。従って、
第３図の回廁ハ反転出カバッファ一として動作すること
がわかる。

第３図の回路をＮ型基板を用いて、集積回路化した場合
の断面の一例を第４図に示す１１図において、１１はＮ
ｇｊ基板、１３はＰ＋拡散層で、Ｐチャンネルｉ　Ｍ　
ＯＳ　−Ｆ　Ｅ　Ｔのソース寺ドレイン領域。

１６は　ＭＯＳ−ＦｌうＴのゲートである。

へ１発明の効果 第４図に於いては、Ｐ　ｆ　＊ン不ル７２Ｍ０８−Ｆ’
ＥＴのみて回路を構成している為、前記第２図のよりな
ＰＮＰＮ接合、すなわち、寄生ザイリスタは出力バッフ
ァトランシスタ伺近には存在しない、しかし、出力バッ
フ、・９夕１の内部回路は相補型ＭＯ８存在するが、出
力バッファの回りを配線領域とし７て十分な一距酵介−
彰てＮチャンネルｍＭＯ３−Ｊ！’Ｉｊ’ｉ”（７）Ｐ
ウェルを配置することは十分に可能であり、耐ラツチア
ツプ特性は向上する。また１通常大きな面積を鳴してい
／と最終段トランジスタは接近して配置することが可能
となシ、その為、第２図のように耐う、チアラグ特性向
上の為に取っていたＮチャンネル型ＭＯ８−１ｉ’ｈｉ
’ｌ’とｌ）チャンネル型Ｍ　０８−　Ｆ　Ｅ　Ｔの間
隔は不要となシ、その分しイアウドの自由度が上りチッ
プ面積を小さく出来る。

以上述べた様に、Ｐチャンネル型ＭＯ８−ＦＥＴのみを
使用して出力バッファを構成すると、耐ラツチアツプ特
性にすぐれた半導体集積回路を現在の製造工程を変えず
に実現出来る。なお、Ｎチャンネル型ＭＯ８−ＰＥＴの
みを用いて出力バッファ回路を構成した場合も前述の説
明と同様に、実現することが可能である。

【図面の簡単な説明】

第１図は従来の半導体集積回路にかける出力バッファの
回路図、第２図は第１図に対応する基板の断面図、第３
図は本発明の一実施例に係る出力バッファの回路図、第
４図は第３図に対応する集積回路基板の部分断面図であ
る。 １．２１８，２１ｂ・・・・・・入力端子　２　、　２
２・・・、・・・出力端子、３・・・・・・電源、４・
・・・・・接地１　５１７゜２５ａ、２５ｂ、２６ａ、
２６ｂ、２”７．２８−−ＰチャンネルＭＯ８−Ｆｌ！
３Ｔ、６．　８・・・・・・ＮチャンネルＭＣ）Ｓ−Ｆ
ＥＴ、９，１０．１７ａ、’１７ｂ、１Ｂ＝＝−Ａ　ｙ
バーク、１１・・・・・・Ｎ型基板、１２・・・・・・
Ｐ型ウェル。 １３・・・・・・Ｐ型拡散領域、１４・・・・・・Ｎ型
拡散領域。 １６・・・・・・ゲート電極。

Claims (1)

【特許請求の範囲】
1. 絶縁ゲート屋電界効果トランジスタによる出力バッファ
   をもつ半導体集積回路において、前記出力バッファはＮ
   チャンイ、ルまたはＰチャンネルのみの絶縁グーｌ−型
   電界効果トランジスタによ多構成されていることを特徴
   とする半導体集積回路。