JPH0430766B2 - - Google Patents
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- Publication number
- JPH0430766B2 JPH0430766B2 JP58114562A JP11456283A JPH0430766B2 JP H0430766 B2 JPH0430766 B2 JP H0430766B2 JP 58114562 A JP58114562 A JP 58114562A JP 11456283 A JP11456283 A JP 11456283A JP H0430766 B2 JPH0430766 B2 JP H0430766B2
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- JP
- Japan
- Prior art keywords
- mosfet
- source
- drain
- substrate
- gate
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/0944—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET
- H03K19/0948—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET using CMOS or complementary insulated gate field-effect transistors
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
- H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
- H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
- H10D84/85—Complementary IGFETs, e.g. CMOS
- H10D84/858—Complementary IGFETs, e.g. CMOS comprising a P-type well but not an N-type well
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- Mathematical Physics (AREA)
- Logic Circuits (AREA)
Description
〔発明の技術分野〕
本発明はMOSFET（以下MOSトランジスタと
いう）で構成した半導体論理回路に関する。 〔発明の技術的背景とその問題点〕 従来I2Ｌ（Integrated Injection Logic）及び
STL（Schottky Transistor Logic）はバイポー
ラトランジスタを用いたものであり、電流駆動型
であつた。従つて電流増幅率βが小さいと高速動
作は望めない。しかしI2Ｌはその構造上βを大き
くすることは限界があり、高速化が難しいもので
あつた。 〔発明の目的〕 本発明は上記実情に鑑みてなされたもので、I2
ＬにMOSFETを加えた形として電流増幅率を高
め、高速動作を可能にした半導体論理回路を提供
しようとするものである。 〔発明の概要〕 本発明は上記目的を達成するため、ゲートと基
板を共通接続した負荷用ＰチヤネルMOSトラン
ジスタのゲートをアースに接続し、ソースを電源
に接続し、ドレインを入力端子に接続すると共
に、ゲートと基板を共通接続した駆動用Ｎチヤネ
ルMOSトランジスタのゲートに接続し、前記駆
動用MOSトランジスタのソースはアースに接続
し、ドレインは出力に接続したものである。 〔発明の実施例〕 以下図面を参照して本発明の一実施例を説明す
る。第１図に示される如くゲートと基板を共通接
続した負荷用ＰチヤネルMOSトランジスタM1の
ゲートをアースに接続し、ソースを電源Vccに接
続し、ドレインを入力端INに接続すると共に、
ゲートと基板を共通接続した駆動用Ｎチヤネル
MOSトランジスタM2のゲートに接続する。この
トランジスタM2のソースは電源Vcc（アース）に
接続し、ドレインは出力端子OUTに接続する。
第２図は第１図の論理回路の集積回路断面図で、
１はN-型層、２はP-型層、３はトランジスタM1
のソースとなるP+型層、４はトランジスタM1の
ドレインとなるP+型層、５はトランジスタM2の
ドレインとなるN+型層、６はトランジスタM2の
ソースとなるN+型層である。 上記負荷用Ｐチヤネル型トランジスタM1はエ
ンハンスメント型であるが、そのしきい値電圧｜
VTH1｜はソース、基板間のPN接合のビルトイン
ポテンシヤルVFB1より充分小さいものとする。上
記駆動用ＮチヤネルMOSトランジスタM2はエン
ハンスメント型であるが、そのしきい値電圧｜
VTH2｜はソース、基板間のPN接合のビルトイン
ポテンシヤルVFB2より充分小さいものとする。即
ち ０｜VTH1｜≪VFB1 ０｜VTH2｜≪VFB2 の関係とする。しかしてMOSトランジスタM1
は、ゲート、ソース間の電圧（しきし値電圧）が
ソース、基板間のPN接合のビルトインポテンシ
ヤルVFBより低い領域で非常に大きな電流増幅率
βM1（βM1＝IDS／IGS）をもつ。トランジスタM2につ
いても同様である。またMOSトランジスタM1は
ソース、基板、ドレインをそれぞれエミツタ、ベ
ース、コレクタとするPNPトランジスタである。
MOSトランジスタM1のバイポーラトランジスタ
としての電流増幅率をβB1とすれば、MOSトラン
ジスタM1の電流増幅率β1は“β1＝βM1＋βB1”と
なる。MOSトランジスタM2に関しても同様にし
てその電流増幅率β2は“β2＝βM2＋βB2”となる。
ここでβM2はトランジスタM2のMOSトランジス
タとしての電流増幅率、βB2はトランジスタM2の
バイポーラトランジスタとしての電流増幅率であ
る。 以上から分るように本発明の回路は、従来のI2
Ｌに比較してそれぞれのトランジスタが大きな電
流増幅率をもつため、高速な論理回路を構成する
ことができる。またしきい値電圧を低くして動作
させられるから、この回路の電源マージンが広く
なるものである。 下記に第１図の回路の動作表を示す。
いう）で構成した半導体論理回路に関する。 〔発明の技術的背景とその問題点〕 従来I2Ｌ（Integrated Injection Logic）及び
STL（Schottky Transistor Logic）はバイポー
ラトランジスタを用いたものであり、電流駆動型
であつた。従つて電流増幅率βが小さいと高速動
作は望めない。しかしI2Ｌはその構造上βを大き
くすることは限界があり、高速化が難しいもので
あつた。 〔発明の目的〕 本発明は上記実情に鑑みてなされたもので、I2
ＬにMOSFETを加えた形として電流増幅率を高
め、高速動作を可能にした半導体論理回路を提供
しようとするものである。 〔発明の概要〕 本発明は上記目的を達成するため、ゲートと基
板を共通接続した負荷用ＰチヤネルMOSトラン
ジスタのゲートをアースに接続し、ソースを電源
に接続し、ドレインを入力端子に接続すると共
に、ゲートと基板を共通接続した駆動用Ｎチヤネ
ルMOSトランジスタのゲートに接続し、前記駆
動用MOSトランジスタのソースはアースに接続
し、ドレインは出力に接続したものである。 〔発明の実施例〕 以下図面を参照して本発明の一実施例を説明す
る。第１図に示される如くゲートと基板を共通接
続した負荷用ＰチヤネルMOSトランジスタM1の
ゲートをアースに接続し、ソースを電源Vccに接
続し、ドレインを入力端INに接続すると共に、
ゲートと基板を共通接続した駆動用Ｎチヤネル
MOSトランジスタM2のゲートに接続する。この
トランジスタM2のソースは電源Vcc（アース）に
接続し、ドレインは出力端子OUTに接続する。
第２図は第１図の論理回路の集積回路断面図で、
１はN-型層、２はP-型層、３はトランジスタM1
のソースとなるP+型層、４はトランジスタM1の
ドレインとなるP+型層、５はトランジスタM2の
ドレインとなるN+型層、６はトランジスタM2の
ソースとなるN+型層である。 上記負荷用Ｐチヤネル型トランジスタM1はエ
ンハンスメント型であるが、そのしきい値電圧｜
VTH1｜はソース、基板間のPN接合のビルトイン
ポテンシヤルVFB1より充分小さいものとする。上
記駆動用ＮチヤネルMOSトランジスタM2はエン
ハンスメント型であるが、そのしきい値電圧｜
VTH2｜はソース、基板間のPN接合のビルトイン
ポテンシヤルVFB2より充分小さいものとする。即
ち ０｜VTH1｜≪VFB1 ０｜VTH2｜≪VFB2 の関係とする。しかしてMOSトランジスタM1
は、ゲート、ソース間の電圧（しきし値電圧）が
ソース、基板間のPN接合のビルトインポテンシ
ヤルVFBより低い領域で非常に大きな電流増幅率
βM1（βM1＝IDS／IGS）をもつ。トランジスタM2につ
いても同様である。またMOSトランジスタM1は
ソース、基板、ドレインをそれぞれエミツタ、ベ
ース、コレクタとするPNPトランジスタである。
MOSトランジスタM1のバイポーラトランジスタ
としての電流増幅率をβB1とすれば、MOSトラン
ジスタM1の電流増幅率β1は“β1＝βM1＋βB1”と
なる。MOSトランジスタM2に関しても同様にし
てその電流増幅率β2は“β2＝βM2＋βB2”となる。
ここでβM2はトランジスタM2のMOSトランジス
タとしての電流増幅率、βB2はトランジスタM2の
バイポーラトランジスタとしての電流増幅率であ
る。 以上から分るように本発明の回路は、従来のI2
Ｌに比較してそれぞれのトランジスタが大きな電
流増幅率をもつため、高速な論理回路を構成する
ことができる。またしきい値電圧を低くして動作
させられるから、この回路の電源マージンが広く
なるものである。 下記に第１図の回路の動作表を示す。
以上説明した如く本発明によれば、各MOSト
ランジスタが大きな電流増幅率をもつため、高速
動作が可能となるなどの利点を有した半導体論理
回路が提供できるものである。
ランジスタが大きな電流増幅率をもつため、高速
動作が可能となるなどの利点を有した半導体論理
回路が提供できるものである。
第１図は本発明の一実施例を示す回路図、第２
図は同回路の集積回路断面図、第３図は本発明の
他の実施例を示す回路図、第４図は同回路の集積
回路断面図、第５図は同回路のパターン平面図で
ある。 M1……負荷MOSFET、M2……駆動
MOSFET、Vcc……電源、Vss……アース、IN
……入力、OUT……出力、１……N-層、２……
P-層、３，４……P+層、５，６……N+層。
図は同回路の集積回路断面図、第３図は本発明の
他の実施例を示す回路図、第４図は同回路の集積
回路断面図、第５図は同回路のパターン平面図で
ある。 M1……負荷MOSFET、M2……駆動
MOSFET、Vcc……電源、Vss……アース、IN
……入力、OUT……出力、１……N-層、２……
P-層、３，４……P+層、５，６……N+層。
Claims (1)
- 【特許請求の範囲】 １ ドレイン、ゲート、ソース及び基板を有する
第１導電型の第１のMOSFETと、ドレイン、ゲ
ート、ソース及び基板を有する第２導電型の第２
のMOSFETと、デジタル論理信号を受けとる入
力部と、前記第２のMOSFETのドレインに接続
される出力部と、前記第１のMOSFETのソース
に接続される電源と、前記第１のMOSFETのド
レイン及び前記第２のMOSFETのゲートと基板
を前記入力部に接続する手段と、前記第１の
MOSFETのゲート及び基板を前記第２の
MOSFETのソースに接続する手段と、前記第２
のMOSFETのソースをアースに接続する手段と
を具備し、前記第１のMOSFETはそのドレイ
ン、ソース及び基板で第１極性のバイポーラトラ
ンジスタを形成し、前記第２のMOSFETはその
ドレイン、ソース及び基板で第２極性のバイポー
ラトランジスタを形成し、インテグレーテツド・
インジエクシヨン・ロジツクを形成することを特
徴とする半導体論理回路。 ２ 前記第１、第２のMOSFETのしきい値電圧
｜VTH1｜，｜VTH2｜は、前記それぞれのMOSFET
のソース、基板間のPN接合のビルトインポテン
シヤルVFB1，VFB2より充分小さく ０｜VTH1｜≪VFB1 ０｜VTH2｜≪VFB2 の関係を有していることを特徴とする特許請求の
範囲第１項に記載の半導体論理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58114562A JPS607228A (ja) | 1983-06-25 | 1983-06-25 | 半導体論理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58114562A JPS607228A (ja) | 1983-06-25 | 1983-06-25 | 半導体論理回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS607228A JPS607228A (ja) | 1985-01-16 |
| JPH0430766B2 true JPH0430766B2 (ja) | 1992-05-22 |
Family
ID=14640914
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58114562A Granted JPS607228A (ja) | 1983-06-25 | 1983-06-25 | 半導体論理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS607228A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0812917B2 (ja) * | 1985-02-13 | 1996-02-07 | 日本電気株式会社 | Ｍｉｓトランジスタの動作方法およびｍｉｓトランジスタ |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS608628B2 (ja) * | 1976-07-05 | 1985-03-04 | ヤマハ株式会社 | 半導体集積回路装置 |
-
1983
- 1983-06-25 JP JP58114562A patent/JPS607228A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS607228A (ja) | 1985-01-16 |
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