JPS6016563U - 半導体集積回路装置 - Google Patents

半導体集積回路装置

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Publication number
JPS6016563U
JPS6016563U JP8508084U JP8508084U JPS6016563U JP S6016563 U JPS6016563 U JP S6016563U JP 8508084 U JP8508084 U JP 8508084U JP 8508084 U JP8508084 U JP 8508084U JP S6016563 U JPS6016563 U JP S6016563U
Authority
JP
Japan
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region
type
conductivity type
semiconductor layer
integrated circuit
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Pending
Application number
JP8508084U
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English (en)
Inventor
漁野　堅一郎
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
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Publication date
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【図面の簡単な説明】
第１図は従来の利手導体集積回路に於ける、ＮＰＮ型接
合トランジスタの概略断面図、第２図は従来の縦型Ｎ−
チャンネル接合型電界効果トランジスタの概略断面図、
第３図は本考案の原理を示す半導体装置の概略断面図、
第４図は本考案の一実施例による半導体装置の概略断面
図、第５図は本考案の他の実施例による半導体装置の概
略断面図、第６図は第４図で示した半導体装置の等価回
路図、第７図は第５図で示した半導体装置の等価回路図
である。 １　；Ｐ型シリコン基板（サブストレート）、２；Ｎ型
高濃度不純物理込層、３；Ｎ型エピタキシアル層、４−
１　；ｐ型絶縁分離拡散領域、４−２　；ｐ型絶縁分離
拡散領域（埋込ボロン層がある場合）、４−３；Ｐ型ゲ
ート引出し用拡散領域、５；Ｐ型ベース領域（ＮＰＮ型
接合トランジスタ）、５−２　；ｐ型−゛上側ゲート領
域（５と同時拡散）６；Ｎ型−エミッタ領域、７；Ｎ型
−コレクタ電極引出用拡散領域（６、と同時拡散）、８
；Ｎ型−低比抵抗　サブストレート　（ドレイン）又は
（ソース）、９−１；Ｎ型−ソース領域（エピタキシア
ル）、９−２；Ｎ型−ドレイン領域（／／）　、９−３
；Ｎ型−チャンネル領域（〃）、１０：Ｐ型−ゲート領
域、１１；Ｎ型−ソースまたはドレイン電極引出し用高
濃度不純　、物拡散領域、１２−１．Ｐ型−絶縁分離用
一理込拡散領域、１２−２；Ｐ型−ゲート用−埋込拡散
領域、１３；Ｎ型−ドレイン又はソース電極引牛用し用
高濃度不純物拡散領域。

Claims (1)

    【実用新案登録請求の範囲】
  1. 一導電型の半導体基板と、この基板上に形成された反対
    導電型の半導体層と、この半導体層を複数の島領域に分
    離する分離領域と、一つの島領域内に形成され、この島
    領域を第１の領域部分、第２の領域部分およびこれら第
    １、第２の領域部分を連結しチャンネル領域として働く
    第３の領域部分に分離する前記−導電型のゲート領域と
    、前記第１領域部分をコレクタ領域としてこの中に形成
    されたベース領域と、このベース領域内に形成されたエ
    ミッタ領域とを有し、前記第１の領域部分、前記第２の
    領域部分、前記ゲート領域、前記ベース領域および前記
    エミッタ領域の夫々に電極が設けられ、これら電極は前
    記半導体層の同一平面上に形成されていることを特徴と
    する半導体集積回路装置。
JP8508084U 1984-06-07 1984-06-07 半導体集積回路装置 Pending JPS6016563U (ja)

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2017092472A (ja) * 2015-11-10 2017-05-25 アナログ デバイシス グローバル Ｆｅｔ−バイポーラトランジスタの組み合わせ、およびこのようなｆｅｔ−バイポーラトランジスタの組み合わせを備えたスイッチ

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS4826081A (ja) * 1971-08-06 1973-04-05
JPS493312A (ja) * 1972-05-01 1974-01-12

Patent Citations (2)

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JP2017092472A (ja) * 2015-11-10 2017-05-25 アナログ デバイシス グローバル Ｆｅｔ−バイポーラトランジスタの組み合わせ、およびこのようなｆｅｔ−バイポーラトランジスタの組み合わせを備えたスイッチ

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