JPH0380565A - 半導体装置 - Google Patents
半導体装置Info
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- JPH0380565A JPH0380565A JP21792489A JP21792489A JPH0380565A JP H0380565 A JPH0380565 A JP H0380565A JP 21792489 A JP21792489 A JP 21792489A JP 21792489 A JP21792489 A JP 21792489A JP H0380565 A JPH0380565 A JP H0380565A
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- buried layer
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- oxide film
- semiconductor substrate
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Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 24
- 239000000758 substrate Substances 0.000 claims abstract description 11
- 239000012535 impurity Substances 0.000 claims description 2
- 238000010438 heat treatment Methods 0.000 abstract description 7
- 238000000034 method Methods 0.000 abstract description 7
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 abstract description 6
- 229910052698 phosphorus Inorganic materials 0.000 abstract description 6
- 239000011574 phosphorus Substances 0.000 abstract description 6
- 230000003071 parasitic effect Effects 0.000 abstract description 5
- 238000005468 ion implantation Methods 0.000 abstract description 4
- 230000008054 signal transmission Effects 0.000 abstract description 4
- 230000003647 oxidation Effects 0.000 abstract description 3
- 238000007254 oxidation reaction Methods 0.000 abstract description 3
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 abstract 2
- 229910052796 boron Inorganic materials 0.000 abstract 2
- 230000003247 decreasing effect Effects 0.000 abstract 1
- 239000010410 layer Substances 0.000 description 27
- 239000011229 interlayer Substances 0.000 description 4
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 4
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- 229910052785 arsenic Inorganic materials 0.000 description 2
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 2
- 238000009413 insulation Methods 0.000 description 2
- 230000001681 protective effect Effects 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置の構造に関し、特にＢｉＣＭＯ８型
半導体装置の電気的特性を改善するための構造に関する
。
半導体装置の電気的特性を改善するための構造に関する
。
この種の半導体装置の従来例を第２図（ａ）。
（ｂ）を用いて説明する。まず、第２図（ａ）に示した
ようにシリコンからなるＰ型半導体基板２０１に公知の
手段によりＮ型埋込層２０２、Ｐ型埋込層２０３を形成
した後に、Ｎ型エピタキシャル層２０４を積層する。次
に第２図（ｂ）に示したようにＮ型埋込層２０２上にＮ
型ウェル２０５、Ｐ型埋込層２０３上にＰ型ウェル２０
６を形成し、選択酸化法によりフィールド酸化膜２０７
を設ける。
ようにシリコンからなるＰ型半導体基板２０１に公知の
手段によりＮ型埋込層２０２、Ｐ型埋込層２０３を形成
した後に、Ｎ型エピタキシャル層２０４を積層する。次
に第２図（ｂ）に示したようにＮ型埋込層２０２上にＮ
型ウェル２０５、Ｐ型埋込層２０３上にＰ型ウェル２０
６を形成し、選択酸化法によりフィールド酸化膜２０７
を設ける。
この後、公知の手段によりゲート酸化膜２０８、多結晶
シリコンによるゲート電極２０９、Ｐ型ソース・ドレイ
ン領域２１０、図には示していないＮ型ソース・ドレイ
ン領域、バイポーラトランジスタのコレクタ抵抗低減用
の高濃度Ｎ型領域２１１、ベース用Ｐ型領域２１２、層
間絶縁用の酸化膜２１３、多結晶シリコンを用いたバイ
ポーラトランジスタのエミッタ電極２１４、エミッタ用
のＮ型領域２１５を形成する。次に層間絶縁膜、コンタ
クト部開口、配線用アルミ電極の形成等を行なえば半導
体装置が完成する。
シリコンによるゲート電極２０９、Ｐ型ソース・ドレイ
ン領域２１０、図には示していないＮ型ソース・ドレイ
ン領域、バイポーラトランジスタのコレクタ抵抗低減用
の高濃度Ｎ型領域２１１、ベース用Ｐ型領域２１２、層
間絶縁用の酸化膜２１３、多結晶シリコンを用いたバイ
ポーラトランジスタのエミッタ電極２１４、エミッタ用
のＮ型領域２１５を形成する。次に層間絶縁膜、コンタ
クト部開口、配線用アルミ電極の形成等を行なえば半導
体装置が完成する。
上述した従来の半導体装置は不純物濃度１０１０１６ａ
ｔｏ／ｃｎｔ程度のＰ型半導体基板に高濃度（１０”〜
１０ ”ａｔｏｍｓ／ｃｎｔ）のＮ型埋込層を形成して
いるため１μｍ程度の空乏層がＰ型半導体基板とＮ型埋
込層の間で広がっている。高濃度Ｎ型埋込層のため空乏
層の幅が狭く、寄生容量成分が生じるため信号伝達の遅
延時間を増加させる原因の一つとなっている。
ｔｏ／ｃｎｔ程度のＰ型半導体基板に高濃度（１０”〜
１０ ”ａｔｏｍｓ／ｃｎｔ）のＮ型埋込層を形成して
いるため１μｍ程度の空乏層がＰ型半導体基板とＮ型埋
込層の間で広がっている。高濃度Ｎ型埋込層のため空乏
層の幅が狭く、寄生容量成分が生じるため信号伝達の遅
延時間を増加させる原因の一つとなっている。
本発明の半導体装置はＰ型半導体基板に設けた高濃度の
Ｎ型埋込層と、Ｎ型埋込層の底部に設けた低濃度のＮ型
領域と、Ｎ型埋込層の上部に形成したＮ型ウェルとを有
している。このため埋込層部の寄生容量が減り、信号伝
達遅延時間を低減することができる。
Ｎ型埋込層と、Ｎ型埋込層の底部に設けた低濃度のＮ型
領域と、Ｎ型埋込層の上部に形成したＮ型ウェルとを有
している。このため埋込層部の寄生容量が減り、信号伝
達遅延時間を低減することができる。
次に、本発明について図面を参照して説明する。
第１図（ａ）、 （ｂ）は本発明の一実施例の縦断面図
である。
である。
まず、第１図（ａ）に示したようにシリコンからなる抵
抗率１０〜１４Ω・印のＰ型半導体基板１０１の一生面
上に図には示していない表面保護用酸化膜を２０〜４０
ｎｍの厚さに形成した後にイオン注入法を用いてリンを
１０１３〜Ｉ Ｏ”ａｔｏｍｓ／ ｃｎｔの濃度で導入
し、１０００℃程度の熱処理により低濃度Ｎ型領域１２
０を形成する。次にイオン注入法によりヒ素を１０ ′
５〜１０１ａａｔｏｍｓ／ ｃｎｔの濃度で導入し、１
ＯＯＯ℃程度の熱処理により高濃度のＮ型埋込層１０２
を形成する。この場合、ヒ素を拡散させるための熱処理
により先に導入したリンの拡散も進行するため、低濃度
Ｎ型領域１２０が広がり過ぎないようにリン注入後の熱
処理時間を適当に調節する必要がある。次にイオン注入
法によりポロンを１０１３〜１０ ”ａｔｏｍｓ／ｃｎ
ｉの濃度で導入し、熱処理を行なってＰ型埋込層１０３
を形成する。この後、表面保護用酸化膜を除去し、Ｎ型
エピタキシャル層１０４を１〜２μｍの厚さに形成する
。次に第１図（ｂ）に示したように埋込層の形成と同様
の手段により１０１２〜１０１０１ｓａｔｏ／ｃｒＡの
リンおよび１０１３〜１０１４ａｔｏｍｓ／ｃｎｆのポ
ロンを導入してＮ型ウェル１０５とＰ型ウェル１０６を
埋込層上に形成し、選択酸化法によりフィールド酸化膜
１０７を５００〜６００ｎｍの厚さに設ける。この後、
公知の手段により１５〜３０ｎｍ厚のゲート酸化膜１０
８、多結晶シリコンによるゲート電極１０９．Ｐ型ソー
ス・ドレイン領域１１０、図には示していないＮ型ソー
ス・ドレイン領域、バイポーラトランジスタのコレクタ
用の高濃度Ｎ型領域１１１、ベース用Ｐ型領域工１２、
層間絶縁用の酸化膜１１３、多結晶シリコンを用いたバ
イポーラトランジスタのエミッタ電極１１４、エミッタ
用のＮ型領域１１５を形成する。しかる後に層間絶縁膜
、コンタクト部開口、配線用アルミ電極の形成等を行な
えば半導体装置が完成する。
抗率１０〜１４Ω・印のＰ型半導体基板１０１の一生面
上に図には示していない表面保護用酸化膜を２０〜４０
ｎｍの厚さに形成した後にイオン注入法を用いてリンを
１０１３〜Ｉ Ｏ”ａｔｏｍｓ／ ｃｎｔの濃度で導入
し、１０００℃程度の熱処理により低濃度Ｎ型領域１２
０を形成する。次にイオン注入法によりヒ素を１０ ′
５〜１０１ａａｔｏｍｓ／ ｃｎｔの濃度で導入し、１
ＯＯＯ℃程度の熱処理により高濃度のＮ型埋込層１０２
を形成する。この場合、ヒ素を拡散させるための熱処理
により先に導入したリンの拡散も進行するため、低濃度
Ｎ型領域１２０が広がり過ぎないようにリン注入後の熱
処理時間を適当に調節する必要がある。次にイオン注入
法によりポロンを１０１３〜１０ ”ａｔｏｍｓ／ｃｎ
ｉの濃度で導入し、熱処理を行なってＰ型埋込層１０３
を形成する。この後、表面保護用酸化膜を除去し、Ｎ型
エピタキシャル層１０４を１〜２μｍの厚さに形成する
。次に第１図（ｂ）に示したように埋込層の形成と同様
の手段により１０１２〜１０１０１ｓａｔｏ／ｃｒＡの
リンおよび１０１３〜１０１４ａｔｏｍｓ／ｃｎｆのポ
ロンを導入してＮ型ウェル１０５とＰ型ウェル１０６を
埋込層上に形成し、選択酸化法によりフィールド酸化膜
１０７を５００〜６００ｎｍの厚さに設ける。この後、
公知の手段により１５〜３０ｎｍ厚のゲート酸化膜１０
８、多結晶シリコンによるゲート電極１０９．Ｐ型ソー
ス・ドレイン領域１１０、図には示していないＮ型ソー
ス・ドレイン領域、バイポーラトランジスタのコレクタ
用の高濃度Ｎ型領域１１１、ベース用Ｐ型領域工１２、
層間絶縁用の酸化膜１１３、多結晶シリコンを用いたバ
イポーラトランジスタのエミッタ電極１１４、エミッタ
用のＮ型領域１１５を形成する。しかる後に層間絶縁膜
、コンタクト部開口、配線用アルミ電極の形成等を行な
えば半導体装置が完成する。
本発明の別の実施例を次に説明する。
前述の実施例と同様にＰ型半導体基板に低濃度のＮ型領
域、高濃度のＮ型埋込層を形成した後にＰ型のエピタキ
シャル層を形成する。この後、Ｎ型埋込層上にＮ型ウェ
ルを形成し、ＭＯＳ）ランジスタおよびバイポーラトラ
ンジスタの形成を同様に行なう。この場合、Ｐ型埋込層
とＰ型ウェルが不要となるため、工程を大幅に減らすこ
とが可能となる。
域、高濃度のＮ型埋込層を形成した後にＰ型のエピタキ
シャル層を形成する。この後、Ｎ型埋込層上にＮ型ウェ
ルを形成し、ＭＯＳ）ランジスタおよびバイポーラトラ
ンジスタの形成を同様に行なう。この場合、Ｐ型埋込層
とＰ型ウェルが不要となるため、工程を大幅に減らすこ
とが可能となる。
以上説明したように本発明はＰ型半導体基板と高濃度Ｎ
型埋込層の間に低濃度Ｎ型領域を設けることにより、空
乏層による寄生容量を減らし、信号伝達速度を速くする
ことができる。
型埋込層の間に低濃度Ｎ型領域を設けることにより、空
乏層による寄生容量を減らし、信号伝達速度を速くする
ことができる。
第１図（ａ）、 （ｂ）は本発明の実施例の縦断面図、
第２図（ａ）、 （ｂ）は従来例の縦断面図である。 １０１．２０１・・・・・・Ｐ型半導体基板、１０２゜
２０２・・・・・・Ｎ型埋込層、１０３，２０３・・・
・・・Ｐ型埋込層、１０４，２０４・・・・・・Ｎ型エ
ピタキシャル層、１０５，２０５・・・・・・Ｎ型ウェ
ル、１０６゜２０６・・・・・・Ｐ型ウェル、１２０・
・・・・・低濃度Ｎ型領域、１０９，２０９・・・・・
・ゲート電極、１１４゜２１４・・・・・・エミッタ電
極。
第２図（ａ）、 （ｂ）は従来例の縦断面図である。 １０１．２０１・・・・・・Ｐ型半導体基板、１０２゜
２０２・・・・・・Ｎ型埋込層、１０３，２０３・・・
・・・Ｐ型埋込層、１０４，２０４・・・・・・Ｎ型エ
ピタキシャル層、１０５，２０５・・・・・・Ｎ型ウェ
ル、１０６゜２０６・・・・・・Ｐ型ウェル、１２０・
・・・・・低濃度Ｎ型領域、１０９，２０９・・・・・
・ゲート電極、１１４゜２１４・・・・・・エミッタ電
極。
Claims (1)
- 第１導電型半導体基板の少なくとも一部に設けた第２導
電型の高不純物密度の第１半導体領域と、該第１半導体
領域を内部に含むように設けた第２導電型の低不純物密
度の第２半導体領域と、前記第１導電型半導体基板上に
設けたエピタキシャル層と、前記第１半導体領域の少な
くとも１つに接するように前記エピタキシャル層内に形
成した第２導電型の第３半導体領域とを含むことを特徴
とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21792489A JPH0380565A (ja) | 1989-08-23 | 1989-08-23 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21792489A JPH0380565A (ja) | 1989-08-23 | 1989-08-23 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0380565A true JPH0380565A (ja) | 1991-04-05 |
Family
ID=16711865
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21792489A Pending JPH0380565A (ja) | 1989-08-23 | 1989-08-23 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0380565A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100448085B1 (ko) * | 1997-05-21 | 2004-12-03 | 삼성전자주식회사 | 패드의기생캐패시턴스감소형반도체장치 |
-
1989
- 1989-08-23 JP JP21792489A patent/JPH0380565A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100448085B1 (ko) * | 1997-05-21 | 2004-12-03 | 삼성전자주식회사 | 패드의기생캐패시턴스감소형반도체장치 |
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