JPS601659B2

JPS601659B2 - メモリ保護方式

Info

Publication number: JPS601659B2
Application number: JP53029392A
Authority: JP
Inventors: 幸郎白男川; 俊雄岩尾; 恵三青柳
Original assignee: Tokyo Shibaura Electric Co Ltd
Current assignee: Toshiba Corp
Priority date: 1978-03-15
Filing date: 1978-03-15
Publication date: 1985-01-16
Also published as: JPS54122048A

Description

【発明の詳細な説明】この発明は、メモリ保護区画以外への書込動作を禁止す
るときに、メモリ保護区画とメモリアドレスレジスタの
アドレスとの一致、不一致を簡単な構成で容易にチェッ
クできるようにしたメモリ保護方式に関する。

電子計算機においては、アドレスマッチ機能やメモリ保
護機能が要求される。

このうち、前者のアドレスマッチ機能については、この
発明と直接関係がないので、ここではその説明を省略す
るが、後者のメモリ保護機能について棺味述することに
する。このメモリ保護機能とは、メモリ保護テーブルに
おける任意のメモリ保護区画の先頭アドレスとメモリ保
護区画の最終アドレスをメモリ保護レジスタにセットし
、このメモリ保護区画以外への書込動作を禁止するため
の機能であり、プログラム走行状態により、メモリ保護
機能が選択的に指定されるものである。このようなメモ
リ保護機能を行なうために使用される従来のメモリ保護
方式においては、構成が複雑になり、高価になるととも
に、チェックが容易にできないと云う穴点があった。

この発明は、上記の点にかんがみなされたもので、メモ
リ保護区画の指定が容易にできるとともに、レジスタ群
に格納されているメモリ保護区画のチェックを簡単な構
成で能率よくかつ短時間で行うことのできるメモリ保護
方式を提供することを目的とする。

以下、この発明のメモリ保護方式の実施例について図面
に基づき説明する。

図はその一実施例の構成を示すブロック図である。この
図における１は共通バスであり、共通バス１にはメモリ
アドレスレジスタ２が接続され、このメモリアドレスレ
ジスタ２には共通バス１を通して主メモリ（図示せず）
のアドレスが保持されている。メモリアドレスレジスタ
２のアドレスはドライバ３を通して主メモリのアドレス
を指定するようになっているとともに、比較器４の入力
端Ａに送出するようになっている。比較器４の入力端Ｂ
にはしジスタ群５の出力データが導入されるようになっ
ている。これにより、比較器４はしジスタ群５の出力デ
ータとメモリアドレスレジスタ２のアドレスとを比較す
るようになっている。レジスタ群５は１つのレジス夕群
であり、このレジスタ群５の中の一部をメモリ保護テー
ブルとして使用されており、レジスタ群５内におけるメ
モリ保護レジスタ６において、任意のメモリ保護区画の
先頭アドレスと最終アドレスが共通バス１を通してセッ
トされるようになっている。

このメモリ保護区画が選択ゲート７の出力で指定される
と、上述のようにレジスタ群５の出力データとして、比
較器４の入力端Ｂに加えられるようになっている。一方
、８はしジスタ群選択レジスタである。

このレジスタ群選択レジスタ８は共通バスーに接続され
、上記〆モリ保護レジスタ６の先頭アドレスがこの共通
バスーを通してレジスタ群選択レジスタ８にセットされ
るようになっている。この先頭アドレスがセットされる
と、先頭アドレスは選択ゲート７を通して、メモリ保護
レジスタ６のメモリ保護区画を選択するようになってい
る。この際、選択ゲート７にはゲート信号Ｇが加えられ
て、ゲートを開くようになっている。選択ゲート７とし
ては、たとえば、ＡＮＤゲートなどが使用されている。
上記レジス夕群選択レジス夕８はロード信号９が加えら
れるようになっており、このロード信号により、上述の
先頭アドレスが共通バス１からセットされるようになっ
ている。

そして、レジスタ群選択レジスタ８はカゥンタとしての
機能も呈するものであり、カウントィネーブルに後述す
るオアゲート１０からの信号１１が入力されると、クロ
ック１２によりカゥンタとして作動し、レジスタ群選択
レジスタ８の内容、すなわち、先頭アドレスが「十１」
されるようになっている。この「十１」された先頭アド
レスが選択ゲート７を通して、メモリ保護レジスタ６の
次のメモリ保護区画のアドレスを指定するようになって
いる。このメモリ保護区画は図では簡単に、４群のメモ
リ保護区画が示されており、ＰＴＬ，とＰＴＵ，とで１
つのメモリ保護区画を示しており、ＰＴＬ，が先頭アド
レス、ＰＴＵ，はその区画の最終アドレスを示している
。以下、同様にして、ＰＴＬとＰＴ仏，ＰＴＬ３とＰＴ
比，ＰＴＬ４とＰＴＵ４はそれぞれ先頭アドレスと最終
アドレスを示している。ここで、再び上記比較器４の部
分に説明を戻すと、この比較器４はメモリアドレスレジ
スタ２のアドレスとメモリ保護レジスタ６のメモリ保護
区画とを比較し、アドレスがメモリ保護区画よりも大の
とき（以下、Ａ＞Ｂで表わす）およびアドレスがメモリ
保護区画よりも小のとき（以下、Ａ＜Ｂで表わす）にそ
れぞれ出力するようになっている。

比較器４の比較結果Ａ＞Ｂの出力１３およびＡ＜Ｂの出
力１４はそれぞれアンドゲート１５，１６の第２入力端
に加えられるようになっている。このアンドゲート１５
，１６の各第１入力端にはそれぞれテスト開始信号１７
，１８が加えられるようになっている。テスト開始信号
１７，１８はそれぞれ比較器４の出力１３，１４をテス
トするためのものであり、出力１３が比較器４から出力
されると、この出力１３とテスト開始信号１７とのアン
ドをアンドゲート１５でとり、テストロジック回路２０
にこのアンドゲート１５の出力を転送するようになって
いる。同様にして、比較器４が出力１４を出力すると、
この出力１４とテスト開始信号１８とのアンドをアンド
ゲート１６でとり、アンドゲート１６の出力をテストロ
ジック回路２０１こ転送するようになつている。

なお、テストロジック回路２０は例えばインバータ２１
，２２，ＡＮＤ回路２３、フリツプフロップ２４，２５
およびタイミング回路２６により構成されている。

タイミング回路２６にはテスト保護チェック開始信号２
７が供給され、このタイミング回路２６から上記したテ
スト開始信号１７，１８を出力することができる。フリ
ツプフロツプ２５はフリツプフロツプ２４のＱ出力とイ
ンバータ２２の出力のＡＮＤ条件をとるＡＮＤ回路２３
の出力によりセットされ、その出力ＱがテストＯＫ信号
を示す。フリツプフロツプ２４，２５は１対のメモリ保
護区画情報（例えばＰＴＬ，，ＰＴＵ，）のテスト終了
後、タイミング回路２６の信号によりクリアされる。テ
スト開始信号１７，１８はまた、上述のオアゲート１０
の各入力端に供給されるようになっており、このテスト
開始信号１７または１８がオアゲート１０に供給される
と、オアゲート１０から信号１１をレジスタ群選択レジ
スタ８に送り、すでに述べたように、このレジスタ群選
択レジスタ８をカゥンタとして作動させるようになって
いる。

次に、以上のように構成されたこの発明のメモリ保護方
式の動作について説明する。

まず、共通バス１１こより、レジスタ群５のメモリ保護
レジスタ６にメモリ保護区画をセットしておく。また、
共通バス１により、メモリアドレスレジスタ２には主メ
モリのアドレスをセットしておく。そして、選択ゲート
７にはゲート信号Ｇを加えておく。この状態において、
ロード信号９により、レジスタ群選択レジスタ８に共通
バスーを通してメモリ保護区画の先頭アドレスをセット
する。この先頭アドレスがセットされると、この先頭ア
ドレスはしジスタ群選択レジスタ８から選択ゲート７を
通して、レジスタ群５の所定のメモリ保護区画の先頭ア
ドレスが指定される。これにより、指定された最初のメ
モリ保護区画のデータＰＴＬ，がレジスタ群５から出力
され、比較器４の入力端Ｂに加えられる。比較器２の入
力端Ａにはメモリアドレスレジスタ２から主メモリのア
ドレスも導入されている。

このアドレスはドライバ３を通して、主メモリのアドレ
ス指定も行っている。比較器４において、このアドレス
とメモリ保護区画とを比較し、その比較の結果Ａ＞Ｂな
らば、比較器４は比較結果１３を出力し、また、これと
は逆にＡ＜Ｂならば、比較結果１４を出力する。このう
ちのいずれか一方の比較結果、たとえば、比較結果１３
が出力されたとすると、この比較結果１３はアンドゲー
ト１５の第２入力端に加えられる。この比較結果１３が
出力されると同時にテスト開始信号１７もアンドゲート
１５の第１入力端に加えられる。これにより、アンドゲ
ート１５は両者のアンドをとり、テストロジッタ回路２
０に比較結果１３を転送する。また、これと同時に、テ
スト開始信号１７はオアゲート１７に加えられ、オアゲ
ート１０から信号１１として、レジスタ群選択レジスタ
８のカウントイネーブルに入力される。

これにより、レジスタ群選択レジスタ８はクロック信号
１２によりカウンタとして作動し、このレジスタ群選択
レジスタ８の内容が「十１」される。今度は「十１」さ
れたレジスタ群選択レジスタ８の内容が選択ゲート７を
通して再びレジス夕群５の次のメモリ保護区画のアドレ
スを指定する。指定されたアドレスのメモリ保護区画の
データＰＴＵ，が再び比較器４の入力端Ｂに加えられる
。この比較器４では、前回のテスト開始信号１７により
テストされた結果、メモリアドレスレジスタのアドレス
が書込許可区画以外であれば、再びテスト開始信号１７
を発生して、テストを続ける、そして、メモリ保護区画
のデータとメモリアドレスレジスタ２のアドレスとのテ
スト終了はテストされた結果、メモリアドレスレジスタ
２のアドレスが書込許可区画内になった場合またはメモ
リ保護区画の最終区画データをテストし終えたときであ
る。

次にテストロジック回路２０の動作を説明すると、メモ
リアドレスレジスタ２に保持されているメモリアドレス
がレジスタ群５内のいずれかのメモリ保護区画情報（便
宜上ＰＴＬｉ，ＰＴＵｉとする）内に存在する時、第１
のステップではアンドゲート１５から出力が得られ（即
ちＡ＞Ｂ）、その出力信号によりフリツプフロツプ２４
がセットする。

次のステップではアンドゲート１６から出力が得られ（
即ちＡくＢ）、その出力信号とフリツプフロツプ２４の
Ｑ信号によりＡＮＤ回路２３が導通し、フリツプフロッ
ブ２５がセットされる。従って、フリップフロツプ２５
からテストＯＫ信号が出力され、そのメモリアドレスに
対して書き込みが許可される。一方、メモリアドレスが
レジス夕群５内の全てのメモリ保護区画情報（ＰＴＬ，
〜４，ＰＴＵ，〜４）に存在しない場合は、いずれ
もフリツプフロツプ２５をセットすることができない。
従って、そのメモリアドレスに対しては書き込みが禁止
される。上記からも明らかなように、メモリ保護区画の
データをチェックするときにはメモリ保護区画の先頭の
アドレスを最初に指定するだけでよく、したがってチェ
ックが容易となるとともに、テスト時間が短縮されるこ
とは明らかである。

以上詳述したように、この発明のメモリ保護方式によれ
ば、メモリ保護区画を１つのレジスタ群内に収納し、こ
のメモリ保護区画の先頭アドレスを指定してそのデータ
とメモリアドレスレジスタからのアドレスとを比較器で
比較し、その両者が不一致のときに比較器から出力し、
この出力と同時にテスト開始信号を発生し、このテスト
開始信号によりメモリ保護区画の先頭アドレスを１つ進
ませて次のメモリ保護区画を指定して再びメモリアドレ
スレジスタのアドレスと比較するようにしたので、構成
が簡略になるとともに、チェックが容易になり、しかも
テスト時間が短縮されるものである。

【図面の簡単な説明】

図はこの発明のメモリ保護方式の一実施例の構成を示す
ブロック図である。１・・・・・・共通バス、２・・・・・・メモリアドレ
スレジスタ、４…・・・比較器、５……レジスタ群、６
・・・・・・メモリ保護レジスタ、７・・…・選択ゲー
ト、８・・・・・・レジスタ群選択レジスタ、１０・・
・・・・オアゲート、１５，１６……アンドゲート。

Claims

【特許請求の範囲】

１下限アドレスおよび上限アドレスから構成されるメ
モリ保護区画情報が１アドレス情報単位で複数記憶され
ているレジスタ群と、メモリアドレスを保持するメモリ
アドレスレジスタと、上記レジスタ群および上記メモリ
アドレスレジスタに接続されアドレス比較を行なうアド
レス比較器と、上記レジスタ群に対するアドレス指定を
行なうレジスタ群選択レジスタであって、メモリ保護チ
エツク時のロード信号により上記メモリ保護区画情報が
記憶されているレジスタ群の先頭アドレスがセツトされ
ると共にカウントイネーブル信号が入力されたときクロ
ツク信号によりカウンタとして動作するレジスタ群選択
レジスタと、上記比較器における各メモリ保護区画情報
の上記下限アドレスと上記メモリアドレスとの比較およ
び上記上限アドレスと上記メモリアドレスとの比較動作
において、上記メモリアドレスがメモリ保護区画情報内
に存在する場合上記メモリアドレスに対して書き込み許
可とする手段と、上記比較器における比較動作に応じて
上記レジスタ群選択レジスタに上記カウントイネーブル
信号を出力する手段とを具備することを特徴とするメモ
リ保護方式。