JPH06266576A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH06266576A JPH06266576A JP5052627A JP5262793A JPH06266576A JP H06266576 A JPH06266576 A JP H06266576A JP 5052627 A JP5052627 A JP 5052627A JP 5262793 A JP5262793 A JP 5262793A JP H06266576 A JPH06266576 A JP H06266576A
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Abstract
(57)【要約】
【目的】 中央演算処理回路および記憶回路の機能テス
トを速く行うことができ、かつ製造コストの低い半導体
集積回路を提供する。 【構成】 外部インストラクション入力信号ＢおよびＲ
ＯＭ期待値入力信号Ｃが試験兼用端子３７を介してイン
ストラクションサイクルの半分の周期においてそれぞれ
時分割で入力される。外部インストラクション入力信号
Ｂは、ラッチ回路５１でクロック信号φ２に同期して、
インストラクションサイクル間ラッチされ、ＲＯＭ期待
値入力信号Ｃは、ラッチ回路５１でクロックφ１に同期
してインストラクションサイクル間ラッチされる。カウ
ンタ３５からＲＯＭ３４にアドレス信号を与えることに
よって、ＲＯＭ３４から出力される出力値と、前述の期
待値とを比較回路４５において比較し、その判定結果を
ＲＯＭ判定出力信号Ｆとして出力する。
トを速く行うことができ、かつ製造コストの低い半導体
集積回路を提供する。 【構成】 外部インストラクション入力信号ＢおよびＲ
ＯＭ期待値入力信号Ｃが試験兼用端子３７を介してイン
ストラクションサイクルの半分の周期においてそれぞれ
時分割で入力される。外部インストラクション入力信号
Ｂは、ラッチ回路５１でクロック信号φ２に同期して、
インストラクションサイクル間ラッチされ、ＲＯＭ期待
値入力信号Ｃは、ラッチ回路５１でクロックφ１に同期
してインストラクションサイクル間ラッチされる。カウ
ンタ３５からＲＯＭ３４にアドレス信号を与えることに
よって、ＲＯＭ３４から出力される出力値と、前述の期
待値とを比較回路４５において比較し、その判定結果を
ＲＯＭ判定出力信号Ｆとして出力する。
Description
【０００１】
【産業上の利用分野】本発明は、中央演算処理回路およ
び記憶回路を含み、これらの回路の機能試験に必要な回
路を内蔵した半導体集積回路に関する。
び記憶回路を含み、これらの回路の機能試験に必要な回
路を内蔵した半導体集積回路に関する。
【０００２】
【従来の技術】半導体集積回路は、一般に製品として出
荷する前に、仕様に記されている機能を満足しているか
どうかを確認するために各種機能試験を実施している。
荷する前に、仕様に記されている機能を満足しているか
どうかを確認するために各種機能試験を実施している。
【０００３】図５は、従来の半導体集積回路１およびそ
の機能試験を行うための試験装置２の電気的構成を示す
ブロック図である。半導体集積回路１は、中央演算処理
回路（以下「ＣＰＵ」と略称する）３、読出し専用メモ
リ（以下「ＲＯＭ」と略称する）４などを含み、その機
能試験の方法について以下に説明する。
の機能試験を行うための試験装置２の電気的構成を示す
ブロック図である。半導体集積回路１は、中央演算処理
回路（以下「ＣＰＵ」と略称する）３、読出し専用メモ
リ（以下「ＲＯＭ」と略称する）４などを含み、その機
能試験の方法について以下に説明する。
【０００４】ＣＰＵ２の機能試験には、外部インストラ
クション信号によるＣＰＵ機能試験（以下「外部インス
トラクション試験」と略称する）などがある。この試験
を行う場合、まず試験用入力回路６から外部インストラ
クション入力端子ＴＩ１〜ＴＩｎ（総称するときは参照
符７を用いる）を介してＣＰＵ３へ外部インストラクシ
ョン信号が、すなわち命令コードがＣＰＵ３に与えられ
る。試験用入力回路６は、ＣＰＵ３のインストラクショ
ンサイクル（命令コードに基づいて処理を行う単位周
期）に同期して、命令コードを与えるため、発振回路８
からのクロック信号φ１，クロック信号φ２をクロック
出力端子から入力して同期をとっている。
クション信号によるＣＰＵ機能試験（以下「外部インス
トラクション試験」と略称する）などがある。この試験
を行う場合、まず試験用入力回路６から外部インストラ
クション入力端子ＴＩ１〜ＴＩｎ（総称するときは参照
符７を用いる）を介してＣＰＵ３へ外部インストラクシ
ョン信号が、すなわち命令コードがＣＰＵ３に与えられ
る。試験用入力回路６は、ＣＰＵ３のインストラクショ
ンサイクル（命令コードに基づいて処理を行う単位周
期）に同期して、命令コードを与えるため、発振回路８
からのクロック信号φ１，クロック信号φ２をクロック
出力端子から入力して同期をとっている。
【０００５】次にＣＰＵ３に命令コードが与えられる
と、その命令コードに対応する出力値がＣＰＵ３からデ
ータバス９ｂを介して比較回路１１に与えられる。ラン
ダムアクセスメモリ（以下「ＲＡＭ」と略称する）１２
は、予め複数の命令コードに対応する出力値を期待値と
して記憶しており、その中から対応する期待値がＣＰＵ
３によって読出され、比較回路１１に出力される。した
がって、比較回路１１は、その期待値を予めラッチし
て、ＣＰＵ３から出力された出力値とを比較し、両方の
値が一致しているか否かの判定を行い、その判定結果を
ＣＰＵ判定信号として出力端子１９を介して試験装置２
へ出力する。このようにして試験装置２は、予め定めら
れた複数の命令コードに対して前述の外部インストラク
ション試験を繰返し、その判定結果に基づいてＣＰＵ３
の機能の判定を行う。
と、その命令コードに対応する出力値がＣＰＵ３からデ
ータバス９ｂを介して比較回路１１に与えられる。ラン
ダムアクセスメモリ（以下「ＲＡＭ」と略称する）１２
は、予め複数の命令コードに対応する出力値を期待値と
して記憶しており、その中から対応する期待値がＣＰＵ
３によって読出され、比較回路１１に出力される。した
がって、比較回路１１は、その期待値を予めラッチし
て、ＣＰＵ３から出力された出力値とを比較し、両方の
値が一致しているか否かの判定を行い、その判定結果を
ＣＰＵ判定信号として出力端子１９を介して試験装置２
へ出力する。このようにして試験装置２は、予め定めら
れた複数の命令コードに対して前述の外部インストラク
ション試験を繰返し、その判定結果に基づいてＣＰＵ３
の機能の判定を行う。
【０００６】また、ＲＯＭ４の機能試験にはＲＯＭ−Ｄ
ＵＭＰ試験などがある。この試験を行う場合、カウンタ
１５は、発振回路８から出力されるクロック信号φ２に
同期して、インストラクションサイクルの周期毎に順次
カウント値をインクリメントし、そのカウント値を順次
アドレス信号としてアドレスバス１０ａを介してＲＯＭ
４に与える。
ＵＭＰ試験などがある。この試験を行う場合、カウンタ
１５は、発振回路８から出力されるクロック信号φ２に
同期して、インストラクションサイクルの周期毎に順次
カウント値をインクリメントし、そのカウント値を順次
アドレス信号としてアドレスバス１０ａを介してＲＯＭ
４に与える。
【０００７】次にＲＯＭ４は、そのアドレス信号が与え
られると、アドレス信号に対応する出力値がデータバス
９ｃ、出力端子ＴＲＤ１〜ＴＲＤｎ（総称するときは参
照符１６を用いる）を介して試験装置２の比較回路１７
へ出力する。比較回路１７には、予め前述のＲＯＭ４の
出力値に対応する期待値が格納されており、ＲＯＭ４の
出力値とその期待値とを比較し、両方の値が一致してい
るか否かの判定を行う。このようにして、試験装置２は
予め定められた範囲のアドレスに対して、前述のＲＯＭ
−ＤＵＭＰ試験を繰返し、その判定結果に基づいて、Ｒ
ＯＭ４の機能の判定を行う。
られると、アドレス信号に対応する出力値がデータバス
９ｃ、出力端子ＴＲＤ１〜ＴＲＤｎ（総称するときは参
照符１６を用いる）を介して試験装置２の比較回路１７
へ出力する。比較回路１７には、予め前述のＲＯＭ４の
出力値に対応する期待値が格納されており、ＲＯＭ４の
出力値とその期待値とを比較し、両方の値が一致してい
るか否かの判定を行う。このようにして、試験装置２は
予め定められた範囲のアドレスに対して、前述のＲＯＭ
−ＤＵＭＰ試験を繰返し、その判定結果に基づいて、Ｒ
ＯＭ４の機能の判定を行う。
【０００８】以上のようにして、同一インストラクショ
ンサイクル内でＣＰＵ３の外部インストラクション試験
とＲＯＭ４のＤＵＭＰ試験とを同時に実施していた。
ンサイクル内でＣＰＵ３の外部インストラクション試験
とＲＯＭ４のＤＵＭＰ試験とを同時に実施していた。
【０００９】図６は、図５で示される外部インストラク
ション入力端子７およびＲＯＭ出力端子１６の詳細を示
す図である。外部インストラクション入力端子７および
ＲＯＭ出力端子１６は、それぞれｎ個の端子ＴＩ１〜Ｔ
Ｉｎおよび端子ＴＲＤ１〜ＴＲＤｎで形成される。
ション入力端子７およびＲＯＭ出力端子１６の詳細を示
す図である。外部インストラクション入力端子７および
ＲＯＭ出力端子１６は、それぞれｎ個の端子ＴＩ１〜Ｔ
Ｉｎおよび端子ＴＲＤ１〜ＴＲＤｎで形成される。
【００１０】図７は、図６で示される外部インストラク
ション信号Ｉ１〜ＩｎとＲＯＭ出力データＲＤ１〜ＲＤ
ｎとを両方入出力できる試験用端子Ｔ１〜Ｔｎの回路図
である。このように試験用端子を兼用とすると、図７で
示される試験用端子の数は、図６で示される試験用端子
の数に比較して、１／２に削減することができる。
ション信号Ｉ１〜ＩｎとＲＯＭ出力データＲＤ１〜ＲＤ
ｎとを両方入出力できる試験用端子Ｔ１〜Ｔｎの回路図
である。このように試験用端子を兼用とすると、図７で
示される試験用端子の数は、図６で示される試験用端子
の数に比較して、１／２に削減することができる。
【００１１】図８は、図７に示される試験用端子Ｔ１〜
Ｔｎを、図５に示される半導体集積回路１に適用し、機
能試験を行ったときのタイムチャートである。この場合
は、外部インストラクション信号の入力端子とＲＯＭ出
力データ信号の出力端子とを兼用しているので、外部イ
ンストラクション信号によるＣＰＵ機能試験とＲＯＭ出
力データによるＲＯＭ機能試験とを同時にすることがで
きない。したがって、試験用端子Ｔ１〜Ｔｎにおいてク
ロック信号φ２に同期するインストラクションサイクル
（原振クロックＸ１の２周期分）毎に、外部インストラ
クション信号とＲＯＭ出力データとを交互に入出力し
て、外部インストラクション試験とＲＯＭ−ＤＵＭＰ試
験とを交互に実施する。
Ｔｎを、図５に示される半導体集積回路１に適用し、機
能試験を行ったときのタイムチャートである。この場合
は、外部インストラクション信号の入力端子とＲＯＭ出
力データ信号の出力端子とを兼用しているので、外部イ
ンストラクション信号によるＣＰＵ機能試験とＲＯＭ出
力データによるＲＯＭ機能試験とを同時にすることがで
きない。したがって、試験用端子Ｔ１〜Ｔｎにおいてク
ロック信号φ２に同期するインストラクションサイクル
（原振クロックＸ１の２周期分）毎に、外部インストラ
クション信号とＲＯＭ出力データとを交互に入出力し
て、外部インストラクション試験とＲＯＭ−ＤＵＭＰ試
験とを交互に実施する。
【００１２】
【発明が解決しようとする課題】従来の半導体集積回路
においては、前述のように外部インストラクション信号
による外部インストラクション試験とＲＯＭの出力デー
タによるＲＯＭ−ＤＵＭＰ試験とを同時に行う場合、そ
の試験を交互に行う場合に比べて、試験用の入出力端子
が大幅に増加する。したがって、半導体集積回路の製造
コストが増加する。
においては、前述のように外部インストラクション信号
による外部インストラクション試験とＲＯＭの出力デー
タによるＲＯＭ−ＤＵＭＰ試験とを同時に行う場合、そ
の試験を交互に行う場合に比べて、試験用の入出力端子
が大幅に増加する。したがって、半導体集積回路の製造
コストが増加する。
【００１３】また、試験用の入出力端子を減少させるた
めに、入出力端子を兼用して外部インストラクション試
験とＲＯＭ−ＤＵＭＰ試験とを交互に行うと、試験時間
が大幅に増加する。
めに、入出力端子を兼用して外部インストラクション試
験とＲＯＭ−ＤＵＭＰ試験とを交互に行うと、試験時間
が大幅に増加する。
【００１４】本発明の目的は、内蔵する中央演算処理回
路および記憶回路の機能テストを速く行うことができ、
かつ製造コストが低い半導体集積回路を提供することで
ある。
路および記憶回路の機能テストを速く行うことができ、
かつ製造コストが低い半導体集積回路を提供することで
ある。
【００１５】
【課題を解決するための手段】本発明は、外部から与え
られる命令コードに基づいて、予め定める周期で動作を
実行する中央演算処理回路と、前記予め定める周期でデ
ータの読出しが行われる記憶回路と、機能試験時に、前
記中央演算処理回路から出力される演算処理結果と、予
め記憶されているデータとを比較して、適否を判定する
第１の比較回路と、機能試験時に、前記記憶回路から読
出されるデータと、外部の試験装置から与えられる期待
値データとを比較して、適否を判定する第２の比較回路
と、前記外部の試験装置から前記予め定める周期未満の
周期で交互に与えられる命令コードと期待値データと
を、前記予め定める周期の間保持して前記中央演算処理
回路および記憶回路にそれぞれ与える入力回路とを含む
ことを特徴とする半導体集積回路である。
られる命令コードに基づいて、予め定める周期で動作を
実行する中央演算処理回路と、前記予め定める周期でデ
ータの読出しが行われる記憶回路と、機能試験時に、前
記中央演算処理回路から出力される演算処理結果と、予
め記憶されているデータとを比較して、適否を判定する
第１の比較回路と、機能試験時に、前記記憶回路から読
出されるデータと、外部の試験装置から与えられる期待
値データとを比較して、適否を判定する第２の比較回路
と、前記外部の試験装置から前記予め定める周期未満の
周期で交互に与えられる命令コードと期待値データと
を、前記予め定める周期の間保持して前記中央演算処理
回路および記憶回路にそれぞれ与える入力回路とを含む
ことを特徴とする半導体集積回路である。
【００１６】
【作用】以上のように本発明に従えば、中央演算処理回
路は、外部から与えられる命令コードに基づいて、予め
定める周期で動作を実行し、記憶回路は、その予め定め
る周期でデータの読出しが行われる。機能試験を行う場
合、第１の比較回路は、中央演算処理回路から出力され
る演算処理結果と、予め記憶されているデータとを比較
して、適否を判定し、第２の比較回路は、記憶から読出
されるデータと、外部の試験装置から与えられる期待値
データとを比較して、適否を判定する。このとき、入力
回路は、外部の試験装置から前記の予め定める周期未満
の周期で、交互に与えられる命令コードと期待値データ
とを、前記予め定める周期の間保持して中央演算処理回
路および記憶回路に与える。したがって、中央演算処理
回路の機能試験と記憶回路の機能試験とを同じ入力端子
を兼用して信号を入力して、同時に機能試験を行うこと
ができ、入力端子の数も増加しない。
路は、外部から与えられる命令コードに基づいて、予め
定める周期で動作を実行し、記憶回路は、その予め定め
る周期でデータの読出しが行われる。機能試験を行う場
合、第１の比較回路は、中央演算処理回路から出力され
る演算処理結果と、予め記憶されているデータとを比較
して、適否を判定し、第２の比較回路は、記憶から読出
されるデータと、外部の試験装置から与えられる期待値
データとを比較して、適否を判定する。このとき、入力
回路は、外部の試験装置から前記の予め定める周期未満
の周期で、交互に与えられる命令コードと期待値データ
とを、前記予め定める周期の間保持して中央演算処理回
路および記憶回路に与える。したがって、中央演算処理
回路の機能試験と記憶回路の機能試験とを同じ入力端子
を兼用して信号を入力して、同時に機能試験を行うこと
ができ、入力端子の数も増加しない。
【００１７】また、第２の比較回路を設けることによっ
て、第２の比較回路から外部へ出力する信号は、判定結
果の信号だけでよいので、出力端子の数を大幅に減少す
ることができる。
て、第２の比較回路から外部へ出力する信号は、判定結
果の信号だけでよいので、出力端子の数を大幅に減少す
ることができる。
【００１８】
【実施例】図１は、本発明の一実施例の半導体集積回路
３１およびその機能試験を行うための試験装置３２の電
気的構成を示すブロック図である。半導体集積回路３１
は、中央演算処理回路（以下「ＣＰＵ」と略称する）３
３、読出し専用メモリ（以下「ＲＯＭ」と略称する）３
４などを含み、その機能試験について以下に説明する。
３１およびその機能試験を行うための試験装置３２の電
気的構成を示すブロック図である。半導体集積回路３１
は、中央演算処理回路（以下「ＣＰＵ」と略称する）３
３、読出し専用メモリ（以下「ＲＯＭ」と略称する）３
４などを含み、その機能試験について以下に説明する。
【００１９】ＣＰＵ３２の機能試験には、外部インスト
ラクション信号によるＣＰＵ機能試験（以下「外部イン
ストラクション試験」と略称する）などがあり、ＲＯＭ
３４の機能試験にはＲＯＭ−ＤＵＭＰ試験などがある。
この実施例においては、前述の外部インストラクション
試験とＲＯＭ−ＤＵＭＰ試験とを図２に示されるタイム
チャートに基づいて同時に行う。
ラクション信号によるＣＰＵ機能試験（以下「外部イン
ストラクション試験」と略称する）などがあり、ＲＯＭ
３４の機能試験にはＲＯＭ−ＤＵＭＰ試験などがある。
この実施例においては、前述の外部インストラクション
試験とＲＯＭ−ＤＵＭＰ試験とを図２に示されるタイム
チャートに基づいて同時に行う。
【００２０】試験装置３２の試験用入力装置３６から、
外部試験入力信号Ａが、試験兼用端子ＴＰ１〜ＴＰｎ
（総称するときは参照符３７を用いる）に入力される。
外部試験入力信号Ａは、図２で示されるように外部イン
ストラクション入力信号ＢとＲＯＭ期待値入力信号Ｃと
がそれぞれの半分の周期において、時分割で合成されて
いる。インストラクションサイクル（ＣＰＵなどが命令
コードに基づいて処理を行う単位時間）ｔ１毎に、クロ
ック信号φ２の立上がりに同期して時間ｔ３において外
部インストラクション信号Ａ１が出力され、クロック信
号φ１の立上がりに同期して時間ｔ４においてＲＯＭ期
待値入力信号Ａ２が出力される。クロック信号φ１、ク
ロック信号φ２は、クロック原振信号Ｘに基づいて生成
され、発振回路３８から出力される。発振回路３８から
試験用入力回路３６には、クロック信号φ１，φ２が出
力され、試験用入力回路３６は、このクロック信号φ
１，φ２に基づいて外部試験入力信号Ａを生成する。
外部試験入力信号Ａが、試験兼用端子ＴＰ１〜ＴＰｎ
（総称するときは参照符３７を用いる）に入力される。
外部試験入力信号Ａは、図２で示されるように外部イン
ストラクション入力信号ＢとＲＯＭ期待値入力信号Ｃと
がそれぞれの半分の周期において、時分割で合成されて
いる。インストラクションサイクル（ＣＰＵなどが命令
コードに基づいて処理を行う単位時間）ｔ１毎に、クロ
ック信号φ２の立上がりに同期して時間ｔ３において外
部インストラクション信号Ａ１が出力され、クロック信
号φ１の立上がりに同期して時間ｔ４においてＲＯＭ期
待値入力信号Ａ２が出力される。クロック信号φ１、ク
ロック信号φ２は、クロック原振信号Ｘに基づいて生成
され、発振回路３８から出力される。発振回路３８から
試験用入力回路３６には、クロック信号φ１，φ２が出
力され、試験用入力回路３６は、このクロック信号φ
１，φ２に基づいて外部試験入力信号Ａを生成する。
【００２１】図３で示されるように試験兼用端子ＴＰ１
〜ＴＰｎは、外部試験入力信号Ａ、通常入出力信号Ｐを
兼用して入出力することができる。外部インストラクシ
ョン信号の命令コードおよびＲＯＭ期待値入力信号のデ
ータなどは、ｎビットで構成されているので、その信号
が入出力する試験兼用端子３７の数はｎ個になる。
〜ＴＰｎは、外部試験入力信号Ａ、通常入出力信号Ｐを
兼用して入出力することができる。外部インストラクシ
ョン信号の命令コードおよびＲＯＭ期待値入力信号のデ
ータなどは、ｎビットで構成されているので、その信号
が入出力する試験兼用端子３７の数はｎ個になる。
【００２２】試験兼用端子ＴＰ１〜ＴＰｎに入力された
試験用入力信号Ａに含まれる外部インストラクション信
号Ａ１は、ラッチ回路５１においてクロック信号φ２に
よってラッチされ、外部インストラクション入力信号Ｂ
が生成される。また、試験用入力信号Ａに含まれるＲＯ
Ｍ期待値入力信号Ａ２は、ラッチ回路５２においてクロ
ック信号φ１によってラッチされ、ＲＯＭ期待値入力信
号Ｃが生成される。この外部インストラクション信号Ｂ
とＲＯＭ期待値入力信号Ｃは、図２で示されるように、
それぞれクロック信号φ２、クロック信号φ１に同期し
て、インストラクションサイクルの周期ｔ１毎に出力さ
れる。
試験用入力信号Ａに含まれる外部インストラクション信
号Ａ１は、ラッチ回路５１においてクロック信号φ２に
よってラッチされ、外部インストラクション入力信号Ｂ
が生成される。また、試験用入力信号Ａに含まれるＲＯ
Ｍ期待値入力信号Ａ２は、ラッチ回路５２においてクロ
ック信号φ１によってラッチされ、ＲＯＭ期待値入力信
号Ｃが生成される。この外部インストラクション信号Ｂ
とＲＯＭ期待値入力信号Ｃは、図２で示されるように、
それぞれクロック信号φ２、クロック信号φ１に同期し
て、インストラクションサイクルの周期ｔ１毎に出力さ
れる。
【００２３】次に、外部インストラクション信号Ｂは、
データバス３９ａを介してＣＰＵ３３に入力され、すな
わちＣＰＵ３３に命令コードが与えられる。ＣＰＵ３３
に命令コードが与えられると、その命令コードに対応す
る出力値がデータバス３９ｂを介して比較回路４１に与
えられる。ランダムアクセスメモリ（以下「ＲＡＭ」と
略称する）４２は、予め複数の命令コードに対応する出
力値を期待値として記憶しており、その中から対応する
期待値がＣＰＵ３３によって読出され、比較回路４１に
出力される。したがって、比較回路４１は、その出力さ
れた期待値をラッチし、ＣＰＵ３３から出力された出力
値とを比較し、両方の値が一致しているか否かの判定を
行い、その判定結果をＣＰＵ判定出力信号として出力端
子４６を介して試験装置３２に出力する。このようにし
て試験装置３２は予め定められた複数の命令コードに対
して前述の外部インストラクション試験を繰返し、その
判定結果に基づいてＣＰＵ３３の機能の判定を行う。
データバス３９ａを介してＣＰＵ３３に入力され、すな
わちＣＰＵ３３に命令コードが与えられる。ＣＰＵ３３
に命令コードが与えられると、その命令コードに対応す
る出力値がデータバス３９ｂを介して比較回路４１に与
えられる。ランダムアクセスメモリ（以下「ＲＡＭ」と
略称する）４２は、予め複数の命令コードに対応する出
力値を期待値として記憶しており、その中から対応する
期待値がＣＰＵ３３によって読出され、比較回路４１に
出力される。したがって、比較回路４１は、その出力さ
れた期待値をラッチし、ＣＰＵ３３から出力された出力
値とを比較し、両方の値が一致しているか否かの判定を
行い、その判定結果をＣＰＵ判定出力信号として出力端
子４６を介して試験装置３２に出力する。このようにし
て試験装置３２は予め定められた複数の命令コードに対
して前述の外部インストラクション試験を繰返し、その
判定結果に基づいてＣＰＵ３３の機能の判定を行う。
【００２４】次にＲＯＭ期待値入力信号Ｃは、比較回路
４５へ出力される。また、カウンタ３５は、発振回路３
８から出力されるクロック信号φ２に同期して、順次カ
ウント値をインクリメントし、そのカウント値を順次ア
ドレス信号としてアドレスバス１０ａを介してＲＯＭ３
４に与える。ＲＯＭ３４は、アドレス信号が与えられる
と、そのアドレス信号に対応する内部ＲＯＭデータＤが
データバス３９ｃを介して比較回路４５へ出力される。
したがって、比較回路４５は、ＲＯＭ期待値入力信号Ｃ
の値と内部ＲＯＭデータＤの値との比較を行い、両方の
値が一致しているか否かの判定を行い、その判定結果を
ＲＯＭ判定出力信号として出力端子４７を介して試験装
置３２に出力する。
４５へ出力される。また、カウンタ３５は、発振回路３
８から出力されるクロック信号φ２に同期して、順次カ
ウント値をインクリメントし、そのカウント値を順次ア
ドレス信号としてアドレスバス１０ａを介してＲＯＭ３
４に与える。ＲＯＭ３４は、アドレス信号が与えられる
と、そのアドレス信号に対応する内部ＲＯＭデータＤが
データバス３９ｃを介して比較回路４５へ出力される。
したがって、比較回路４５は、ＲＯＭ期待値入力信号Ｃ
の値と内部ＲＯＭデータＤの値との比較を行い、両方の
値が一致しているか否かの判定を行い、その判定結果を
ＲＯＭ判定出力信号として出力端子４７を介して試験装
置３２に出力する。
【００２５】このようにして、試験装置２は、予め定め
られた範囲のアドレスに対して、前述の機能試験を繰返
し、その判定結果に基づいて、ＲＯＭ４３の機能の判定
を行う。
られた範囲のアドレスに対して、前述の機能試験を繰返
し、その判定結果に基づいて、ＲＯＭ４３の機能の判定
を行う。
【００２６】ＲＯＭ期待値入力信号Ｃと内部ＲＯＭデー
タＤは、図２で示されるように、同じ周期（インストラ
クションサイクルｔ１）であるけれども、ＲＯＭ期待値
入力信号の位相は、内部ＲＯＭデータＤの位相より時間
ｔ３、すなわちインストラクションサイクルｔ１の１／
２周期分遅れている。したがって、インストラクション
サイクルｔ１毎に、時間ｔ４においてのみＲＯＭ期待値
入力信号Ｃの値と内部ＲＯＭデータＤの値とを比較する
ことができる。また、比較回路４５では、比較回路４５
においてデータの値を比較した結果、データの値が一致
した場合は、ＲＯＭ判定出力信号Ｆをハイレベルで出力
し、一致しない場合は、ＲＯＭ判定出力信号をローレベ
ルで出力する。また、ＲＯＭテストストローブ信号Ｇ
は、ＲＯＭ判定出力信号が安定するタイミングで出力さ
れ、ＲＯＭデータストローブ信号Ｇに同期して、判定回
路出力信号Ｆのレベルを判断すると、正確な比較回路４
５の判定結果を得ることができる。
タＤは、図２で示されるように、同じ周期（インストラ
クションサイクルｔ１）であるけれども、ＲＯＭ期待値
入力信号の位相は、内部ＲＯＭデータＤの位相より時間
ｔ３、すなわちインストラクションサイクルｔ１の１／
２周期分遅れている。したがって、インストラクション
サイクルｔ１毎に、時間ｔ４においてのみＲＯＭ期待値
入力信号Ｃの値と内部ＲＯＭデータＤの値とを比較する
ことができる。また、比較回路４５では、比較回路４５
においてデータの値を比較した結果、データの値が一致
した場合は、ＲＯＭ判定出力信号Ｆをハイレベルで出力
し、一致しない場合は、ＲＯＭ判定出力信号をローレベ
ルで出力する。また、ＲＯＭテストストローブ信号Ｇ
は、ＲＯＭ判定出力信号が安定するタイミングで出力さ
れ、ＲＯＭデータストローブ信号Ｇに同期して、判定回
路出力信号Ｆのレベルを判断すると、正確な比較回路４
５の判定結果を得ることができる。
【００２７】図４は、比較回路４５の電気回路図であ
る。比較回路４５は、ＥＸ．ＮＯＲゲート６１〜６ｎお
よびＡＮＤゲート７０から構成される。ｎ個のＥＸ．Ｎ
ＯＲゲート６１〜６ｎは、ｎビットから成る内部ＲＯＭ
データＤとＲＯＭ期待値入力信号Ｃとを、対応する各ビ
ット毎に比較を行う。内部ＲＯＭデータＤとＲＯＭ期待
値入力Ｃの対応する各ビットにおける値が等しい場合、
すなわち、いずれの信号もローレベルまたはハイレベル
のとき、比較回路４５の出力Ｅはハイレベルになる。
る。比較回路４５は、ＥＸ．ＮＯＲゲート６１〜６ｎお
よびＡＮＤゲート７０から構成される。ｎ個のＥＸ．Ｎ
ＯＲゲート６１〜６ｎは、ｎビットから成る内部ＲＯＭ
データＤとＲＯＭ期待値入力信号Ｃとを、対応する各ビ
ット毎に比較を行う。内部ＲＯＭデータＤとＲＯＭ期待
値入力Ｃの対応する各ビットにおける値が等しい場合、
すなわち、いずれの信号もローレベルまたはハイレベル
のとき、比較回路４５の出力Ｅはハイレベルになる。
【００２８】したがって、内部ＲＯＭデータＤとＲＯＭ
期待値入力信号Ｃの対応するすべてのビットの値が等し
い場合は、ＡＮＤゲート７０の入力はすべてハイレベル
になるので、ＡＮＤゲート７０の出力、すなわち、ＲＯ
Ｍ判定出力信号Ｆはハイレベルとなる。また、内部ＲＯ
ＭデータＤとＲＯＭ期待値入力信号Ｃとの対応するビッ
トの値が１つでも異なると、ＡＮＤゲート７０出力はロ
ーレベルになるので、ＲＯＭ判定出力信号Ｆはローレベ
ルになる。
期待値入力信号Ｃの対応するすべてのビットの値が等し
い場合は、ＡＮＤゲート７０の入力はすべてハイレベル
になるので、ＡＮＤゲート７０の出力、すなわち、ＲＯ
Ｍ判定出力信号Ｆはハイレベルとなる。また、内部ＲＯ
ＭデータＤとＲＯＭ期待値入力信号Ｃとの対応するビッ
トの値が１つでも異なると、ＡＮＤゲート７０出力はロ
ーレベルになるので、ＲＯＭ判定出力信号Ｆはローレベ
ルになる。
【００２９】
【発明の効果】以上のように本発明によれば、記憶回路
の期待値入力と、中央演算処理回路への命令コードを時
分割して、同一の入力端子へ予め定める周期未満の周期
で、交互に入力を行い、その予め定める周期毎にそれぞ
れラッチすることによって、記憶回路および中央演算処
理回路の機能試験を同時に実行することができる。した
がって、この機能試験にかかる時間を大幅に短縮するこ
とができる。また、期待値入力と命令コードとを入力す
る端子を兼用することによって、入力端子の数も増加し
ない。
の期待値入力と、中央演算処理回路への命令コードを時
分割して、同一の入力端子へ予め定める周期未満の周期
で、交互に入力を行い、その予め定める周期毎にそれぞ
れラッチすることによって、記憶回路および中央演算処
理回路の機能試験を同時に実行することができる。した
がって、この機能試験にかかる時間を大幅に短縮するこ
とができる。また、期待値入力と命令コードとを入力す
る端子を兼用することによって、入力端子の数も増加し
ない。
【００３０】さらに、記憶回路の機能試験において、記
憶回路からの出力値と期待値とを比較する第２の比較回
路を内部に設けることによって、その判定結果のみを外
部に出力すればよいので、出力端子も大幅に削減するこ
とができる。
憶回路からの出力値と期待値とを比較する第２の比較回
路を内部に設けることによって、その判定結果のみを外
部に出力すればよいので、出力端子も大幅に削減するこ
とができる。
【００３１】したがって、本発明の半導体集積回路を用
いることによって、内蔵する中央演算処理回路および記
憶回路の機能テストを速く行うことができ、かつ半導体
集積回路の製造コストを低減することができる。
いることによって、内蔵する中央演算処理回路および記
憶回路の機能テストを速く行うことができ、かつ半導体
集積回路の製造コストを低減することができる。
【図１】本発明の一実施例の半導体集積回路３１および
その機能試験を行うための試験装置２の電気的構成を示
すブロック図である。
その機能試験を行うための試験装置２の電気的構成を示
すブロック図である。
【図２】図１で示される半導体集積回路３１の機能試験
におけるタイムチャートである。
におけるタイムチャートである。
【図３】図１で示される試験兼用端子３７を含む入力回
路の回路図である。
路の回路図である。
【図４】図１で示される比較回路４５の電気回路図であ
る。
る。
【図５】従来の半導体集積回路１およびその機能試験を
行うための試験装置２の電気的構成を示すブロック図で
ある。
行うための試験装置２の電気的構成を示すブロック図で
ある。
【図６】図５で示される外部インストラクション入力端
子７とＲＯＭ出力端子１６を示す回路図である。
子７とＲＯＭ出力端子１６を示す回路図である。
【図７】従来の試験用端子Ｔ１〜Ｔｎを含む入力回路の
回路図である。
回路図である。
【図８】従来の図７の試験端子を含む半導体集積回路の
機能試験におけるタイムチャートである。
機能試験におけるタイムチャートである。
３１ 半導体集積回路 ３２ 試験装置 ３３ ＣＰＵ ３４ ＲＯＭ ３５ カウンタ ３６ 試験用入力回路 ３７ 試験兼用端子 ３８ 発振回路 ３９ データバス ４０ アドレスバス ４２ ＲＡＭ ４１，４５ 比較回路
Claims (1)
- 【請求項１】 外部から与えられる命令コードに基づい
て、予め定める周期で動作を実行する中央演算処理回路
と、 前記予め定める周期でデータの読出しが行われる記憶回
路と、 機能試験時に、前記中央演算処理回路から出力される演
算処理結果と、予め記憶されているデータとを比較し
て、適否を判定する第１の比較回路と、 機能試験時に、前記記憶回路から読出されるデータと、
外部の試験装置から与えられる期待値データとを比較し
て、適否を判定する第２の比較回路と、 前記外部の試験装置から前記予め定める周期未満の周期
で交互に与えられる命令コードと期待値データとを、前
記予め定める周期の間保持して前記中央演算処理回路お
よび記憶回路にそれぞれ与える入力回路とを含むことを
特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5052627A JP2901828B2 (ja) | 1993-03-12 | 1993-03-12 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5052627A JP2901828B2 (ja) | 1993-03-12 | 1993-03-12 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06266576A true JPH06266576A (ja) | 1994-09-22 |
| JP2901828B2 JP2901828B2 (ja) | 1999-06-07 |
Family
ID=12920057
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5052627A Expired - Fee Related JP2901828B2 (ja) | 1993-03-12 | 1993-03-12 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2901828B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6163862A (en) * | 1997-12-01 | 2000-12-19 | International Business Machines Corporation | On-chip test circuit for evaluating an on-chip signal using an external test signal |
| US7120035B2 (en) | 2002-05-06 | 2006-10-10 | O2Micro International Limited | Inverter controller |
-
1993
- 1993-03-12 JP JP5052627A patent/JP2901828B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6163862A (en) * | 1997-12-01 | 2000-12-19 | International Business Machines Corporation | On-chip test circuit for evaluating an on-chip signal using an external test signal |
| US7120035B2 (en) | 2002-05-06 | 2006-10-10 | O2Micro International Limited | Inverter controller |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2901828B2 (ja) | 1999-06-07 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |