JPS60168269A - たたみ込み演算回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分野〕 本発明は１例えばデジタルフィルタ等のデジタル信号処
理システムに適用されるたたみ込み演算回路に関する。

〔発明の技術的背景〕

近時、音響機器の分野では可及的に高忠実度再生化を図
るために％ＰＣＭ　（パレスコードモジュレーシッン）
技術を利用したＰＣＭレコーダやＤＡＤ　（デジタルオ
ーディオディスク）プレーヤ等のデジタル記録再生装置
が普及されつつある。そこで、このデジタル記録再生装
置の基本的な構成について第１図を参照して説明する。

先ず、入力端子（１１）に供給された音声信号等のアナ
ログ信号は、ローパスフィルタ（１２）によって不要な
高周波成分が除去された後、サンプル・ホールド回路（
１３）に供給されて所定のサンプリング周波数（例えば
ＤＡＤプレーヤの場合４４．１ＫＨｚ）の周期間隔でサ
ンプリングされる。このサンプリングされたアナログ信
号は。

Ａ／Ｄ　（ａｎａｌｏｐ　ｔｏ　ｄｉｇｉｔａｌ　）変
換器（１４）によって量子化及び符号化されてデジタル
信号に変換され、デジタル処理回路（１５）によってエ
ラー訂正コード付加及びデジタル変調の処理が施された
後、テープやディスク等の記録媒体（１６）に記録され
る。そして、再生時に記録先体（１６）から取シ出され
る再生信号は、デジタル復調処理回路（１７）によって
復調及び記録媒体（１６）の欠陥等によるエラーの訂正
が施され元のデジタル信号に戻される。このデジタル信
号はＤ／Ａ　（ｄｉｇｉｔａｌ　ｔｏ　ａｎａｌｏｙ　
）変換器（１８）　Ｋ　ｘ　ッて階段状のアナログ信号
に変換された後、ローパスフィルタ（１９）によシノイ
ズとなる高調波成分を除去して連続的なアナログ信号つ
まシ元の音声信号として出力端子（２０）よシ取り出さ
れるようになっている。

ところで、上記のようなデジタル記録再生装置は、アナ
ログ信号をサンプリングして再び元に戻すと、原信号に
含まれる周波数成分にサンプリング周波数を中心として
折返される高調波成分が発生し、結果として原信号の帯
域上限付近に高調波が分布することになるため、これを
取り除く必要カラローパスフィルタ（１９）に急峻なフ
ィルタ特性を持たせている。しかるに、　７Ｖ／Ｄ変換
器（１４）の後段あるいはＤ７．変換器（１８）の前段
に第１図中点線で示したデジタルフィルタ（２１）を介
在させ、デジタル信号の段階で上記高調波成分を取シ除
くようにすれば、ローパスフィルタ（１９）のフィルタ
特性を軽減することができる。

ここで、上記のデジタルフィルタ（２１）は、その作用
を周波数軸（ロ）でみた場合、　Ａ／Ｉ）変換器（１４
）によって作られるデジタル信号の周波数スペクトルＸ
（旬に対し、フィルタ特性として設定した伝達関数Ｇ←
）を乗じて（Ｙ（ロ）＝Ｇ（ｗ）ｘＸ（ハ））、高調波
成分を除去した理想的な周波数スペクトルＹ（→を得る
機能を有し、このことを上記演算を逆フーリエ変換する
ととによシ時間軸上で実現するものである。すなわち、
実際にはＡろ変換器（１４）によって作られるサンプリ
ング周期（τ）間隔の離散的な入力信号列ｘ（ｔ）（ｔ
はτ間隔の時間列で整数値で表わすことにすル）ト後述
スル係数データｊ’（ｋ）（ｋ＝０＋　Ｌ　２＋　”’
ｒ　％’　）をたたみ込み演算式ｙ（す＝、１体）Ｘ（
ｔ−ｋ）に基いて累積加算することにより、入力信号ｘ
（ｔ）を演算値のデジタル信号ｙ（ｔ）に変換するもの
で、と記周波数軸における作用を現実的な処理領域であ
る時間軸上でなし得るようにしである。ここで、Ｊ：配
係数データｇ（ｋ）には、所望の伝達関数Ｇ（ｗ）を逆
フーリエ変換してめられるインパルス応答の各所定時点
の値が割シ当てられる。

また、デジタルフィルタ（２１）においては、入力信号
ｘ（ｔ）と係数データｇ（ｋ）とのたたみ込み操作の段
階でサンプリング周波数を数倍にあげることが考えられ
る。つまり、サンプリング周期間隔で供給される入力信
号ｘ（ｔ）を１サンプル分取シ入れる間にたたみ込み操
作を数回実行すればその操作間隔て複数の出力を得るこ
とができる。そして、フィルタのたたみ込み操作をこの
ように設定した場合には。

上記高調波成分と原信号の周波数成分が引き離され、そ
の結果、サンプリング操作のエラー等によシ折返し部分
に発生する折返しひずみを除去できると共に、デジタル
フィルタの前述の作用と相乗して四−パスフィルタ（１
９）の特性を軽減できることになろう このように、デジタル記録再生装置にデジタルフィルタ
（２１）を設けることによって、ローパスフィルタ（１
９）はフィルタ特性を低次にしたー易な構成のもので済
むようになり、デジタル記録再生装置全体としても性能
の向上及び製造費用の削減を図れるようになる。

そとで、上記のととを背景として１次にデジタルフィル
タ（２１）の主動作をなすたたみ込み演算回路について
説明する。第２図は従来試案されているたたみ込み演算
回路の構成を示すものである。

図中、ＲＯＭ（読み出し専用メモＩＪ　）　（３１）に
は予め設定した係数データ群ｇ（ト））を格納しておシ
、この係数データｙ（ｋ）はマイクロコンピュータ（３
２）のアドレス指定信号に基いて順次読み出され、　Ｒ
ＯＭ（３１）の出力端子（ＯＬ８８〜０Ｍ５Ｂ）よシ累
積加算器（３３）の係数データ入力端子（ＩＦＬ８Ｂ〜
ＩｐＭｓｎ　）に供給される。

また、たたみ込み演算のもう一方のデータ列をなす入力
信号Ｘ（りは、外部装置よシ所定間蔭で供給されるもの
で、例えば図に示したように信号の各ビットデータ（Ｄ
Ｌ８Ｂ−ＤＭ８Ｂ）に対応してビット数分のトライステ
ードパ７ア（３４）を並列に配置したゲート（３５）に
一旦入力され、その後マイクロコンビエータ（３４）の
指令によって適時ＲＡＭ　（読み出し／書キ込ミメモリ
）（３６）ノ入／出力端子（ｌ１０ＬｓＢ’〜工１０Ｍ
８Ｂ）及び累積加算器（３３）の入力信号入力端子（Ｉ
ＸＬＳＢ　〜ＩＸＭ８Ｂ　）に出力されるｏ　コとｆ　
、　ＲＡＭ（３６）は所定時に入力信号ｘ（ｔ）を記憶
すると共に１通常は読み出しモードとな）既に格納した
入力信号を入／出力端子（工１０Ｌ８Ｂ〜ｌ１０Ｍ８Ｂ
　’）よシ累積加算器（３３）に供給する。なお、　Ｒ
ＡＭ（３５）の作用モード（読み出し／書き込みモード
）の指定及びアドレス指定は全てマイクロコンピュータ
（３４）によってなされる。

ここで、上記たたみ込み演算回路の動作の流れを簡単に
説明しておく。そこで、８ｇ（２ｋ）Ｘ（ｔ−ｋ）−０ の演算を行う場合を例にとると、先ずマイクロコンピュ
ータ（３２）はＲＯＭ　（３１）に格納された係数デー
タｆ（２）、　ｆ（４）、　・＝、　Ｎ（２ｍ）とＲＡ
Ｍ　（３６）に既に格納したｘ（ｔ−１）Ｉ　ｘ（’−
２）ｌ”’ｌ　Ｘ（ｔ”）をｆ（２ｋ）対ｘ（ｔ−ｋ）
の対応関係に従って順次読み出すべくアドレス指定をな
し、ここで読み出されたデータは累積加算器（３３）に
供給されて順次乗算及び加算される。その間、マイクロ
コンビーータ（３２）から出力される３倉（書き込み／
読み出し指定）信号はＬ（ロー）レベルであり、　ＲＡ
Ｍ（３６）を読み出しモードにすると共に。

ケ−）　（３５）の各トライステートバッファ（３４）
のセレクト端子に印加され、ここをハイインピーダンス
状態つまり外部装置から供給される入力信号ｘ（ｔ）の
入力を遮断した状態にする。また、マイクロコンピュー
タ（３２）は上記操作の前、後あるいは最中の適当な時
期に馳信号をＨ（ハイ）レベルに変え。

ＲＡＭ　（３ｓ）を書き込みモードにすると共にデー）
　（３５）のハイインピーダンス状態を解除して最新の
入力信号ｘ（ｔ）を累積加算器（３３）及びＲＡＭ　（
３６）に導くようにする。なお、その際にもマイクロコ
ンピュータ（３２）はＲＯＭ　（３１）及びＲＡＭ　（
３６）のアドレス指定をなし、　ＲＯＭ（３１）からは
入力信号ｘ（ｔ）に対応する係数データｆ（０）を出力
するようにし、　ＲＡＭ（３Ｇ）では入力信号ｘ（ｔ）
を次の演算に使用すべく所定のアドレスに格納する。そ
して、累積加算器（３３）はたたみ込み演算Ｌ　ｆ（２
ｋ）ｘ（ｔ−ｋ）に係る全てのデータを入力したに−０ 段階で、マイクロコンビーータ（３２）の出力制御信号
によシその演算結果を出力することになる。

このように、従来の技術から考えられるたたみ込み演算
回路ね係数データｆ（ト））及びその被乗数データとな
る入力信号Ｘ（りの演算に係る２組のデータを所定のメ
モリに格納すると共に、それらを一定の対応関係の基に
順次累積加算器に供給するものであって、その操作を全
てマイクロコンピュータが制御する構成になっている。

〔背景技術の問題点〕

上記のよう々従来のたたみ込み演算回路は、マイクロコ
ンピュータを使用している点で汎用性を有するものであ
る。しかしながら、このようなたたみ込み演算回路を仮
にＤＡＤプレーヤ用のデジタルフィルタに採用しようと
すると、マイクロコンピュータの処理速度に問題があシ
たたみ込み演算回路が他の信号処理システムの流れにつ
いていけないという極めて不都合な事態に陥いる場合が
ある。すなわち、前述のデジタル記録再生装置に用いる
デジタルフィルタにおいては、入力信号ｘ（ｔ）がサン
プリングされた周期間隔で次々に入力されるため、その
信号処理であるたたみ込み演算を実時間で行う必要があ
り、しかも高調波成分が多く含まれる信号を扱うデジタ
ルフィルタではフィルタ特性となる伝達関数を設定する
上でただみ込み演算に使用される係数データ１＊＞のサ
ンプル数をかなり多く取らなければならず高次の演算に
なる。

このようなことから、マイクロコンピータによって前述
のアドレス指定信号等の各信号をコントロールしていた
のではＣＰＵ　（中央処理装置）への負担が過電になシ
定時間での演算処理は不可能となる。そしてこのような
問題は演算が複雑化するｔｌどよル顕著になシ、実用化
に当ってはたたみ込み演算回路の信号処理機能を限定す
るものであった。

〔発明の目的〕

本発明は上記のような問題点を考慮してなされたもので
、デジタル信号のたたみ込み操作において実時間処理に
好適するたたみ込み演算回路を提供することを目的とす
る。

〔発明の概要〕

本発明のただみ込み演算回路は、共にデジタルな２組の
データ列を累積加算する累積加算手段と。

この累積加算手段に供給される係数データ列を格納した
第１のメモリ及び被乗数データ列を格納する第２のメモ
リを有し、さらに第１のメモリに接続された第１のカウ
ント手段と、第２のメモリに接続された第２カウント手
段と、この第２のカウント手段の出力を一時的に変更さ
せる制御信号を生成する手段と、第２のメモリの作用モ
ードを指定する信号を生成する手段と、この第２のメモ
リが書き込みモードにあるときに外部装置から供給され
る入力信号を被乗数データとして第２のメモリ及び累積
加算手段に導入する手段とを備えた構成になっておシ、
第１のメモリに格納された係数データを順次読み出すた
めのアドレス指定を第１のカウント手段で行い、第２の
メモリに入力信号を書き込む際あるいは格納された被乗
数データを読み出す際のアドレス指定を第２のカウント
手段で行うことによシ、デジタル信号のたたみ込み操作
に実時間で対処し得るようにしたものである。

〔発明の実施例〕

本発明の実施例について、以下図面を参照して詳細に説
明する。なお、以下に述べる実施例ではたたみ込み演算
に係る係数データ及びその被乗数データが共に１６ビツ
トの信号である場合を想定して説明するが、実際は何ビ
ットでも構わない。

先ず、第３図は本発明のたたみ込み演算回路における一
実施例（第１の実施例）の回路構成を示すものである。

この実施例は係数データｇ（ｋ）のサンプル数を３２個
に設定しである。図中、累積加算器（４１）の一方の入
力端子（工ｙｏ　−Ｉｙ□）は係数データｐ（ｏ）　〜
ｐ（ａｌ）を格納したＲＯＭ　（４２）の出力端子（Ｏ
ｏ〜０＋ｓ）に接続されておシ、このＲＯＭ　（４２）
のアドレス入力端子（ＡＤｏ、　ＡＤ、　）は同期式の
３２進カウンタ（４３）の出力端子（Ｑ、〜Ｑ、）に接
続されている。また。

被乗数データが印加される累積加算器（４１）の他方の
入力端子（Ｉ為〜ＩＸ＋ｓ）は、外部装置から供給され
る入力信号Ｘ（す（各ピットの情報がり。、Ｄｌ、・−
・＝Ｄｔｓ）をその各ビットに対応して１６個のトライ
ステートバッフ　、　（４４）が並列に配置されたデー
）　（４５）を介して後述する所定のタイミングで取シ
入れると共に。

前段までの複数個の入力信号を被乗数データとして格納
したＲＡＭ　（４６）の入／出力端子（Ｉｌｏ。〜し６
．）に接続されている。そして、とのＩｌｌ、ＡＭ　（
４６）のアドレス入力端子（ＡＤｏ：　ＡＤ４　）に印
加されるアドレス信号は、後述する８進可変カウンタ（
４７）によって生成されその出力端子（Ｑ、−Ｑ、）よ
シ供給されるようになっている。また、ＲＡＭ（４６）
の作用モードを指定する”／ｗ傷信号上記の３２進カウ
ンタ（４３）の出力端子（Ｑｏ−Ｑ、、　Ｑ、、　Ｑ、
　”）に接続された５人力ＡＮＤデー）　（４８）によ
って生成され、ここで生成且つコントロールされる騙信
号はＲＡＭ　（４６）に供給されると共に、その一方で
はデー）　（４５）において各トライステートバッファ
（４４）のセレクト端子に入力され入力信号ｘ（ｔ）の
Ｒ，ＡＭ（４６）及び累積加算器（４１）への供給を制
御する。

ここで、上記の８進可変カウンタ（４７）について説明
すると、とのカウンタは上記３２進カウンタ（４３）と
同一のクロック（ＣＬＯＣ’Ｋ　）パルスをカウントす
る３ビツトの同期式カウンタであって３個のＤＦＦ（Ｄ
型フリップフロップ）からなる。そして、１段目のＤＦ
Ｆ　（４９）の入力側には排他的論理和ゲート（５のが
置かれ、且つ出力端子へは２人力ＯＲゲート（５１）及
び排他的論理和ゲニ）　（５２）を介して２段目のＤＦ
Ｆ　（５３）の入力端子りに接続されている。さらに２
段目のＤＦＦ　（ｓ３）の出力端子Ｑ１は２人力ＡＮＤ
グー　）　（５４）及び排他的論理和デー）　（５５）
を介して３段目のＤＦ’Ｆ　（５６）の入力端子りに接
続されている。

そこで、排他的論理和ゲ、　−）　（５０）はその人力
一端に後述するカランタ制御信号が印加され、入力他端
には１段目のＤＦＦ　（４９）の負相出力が印加される
ものであシＳ　２人力ＯＲゲート（５１）は１段目のＤ
ＦＦ（４９）の正相出力及びカウンタ制御信号を入力し
。

排他的論理和グー）　（５２）は２人力ＯＲグー）　（
５１）の出力及び２段目のＤＦＦ　（５３）の正相出力
を入力する。

さらに２人力ＡＮＤゲート（５４）は２段目のＤＦＦ　
（５３）の正相出力及び２人力ＯＲグー）　（５１）の
出力を入力し、排他的論理和グー）　（５５）は２人力
ＡＮＤゲート（５４）の出力及び３段目のＤＦＦ　（５
６）の正相出力を入力する構成になっている。そして、
各段のＤＦＦ（４９）。

（５３）、　（５６）はクロックの立ち上がりで動作し
、その正相出力がＲＡＭ　（４６）のアドレス信号とな
る。ところで、上記のカウンタ制御信号は３２進カウン
タ（４３）の出力端子（Ｑ、　−Ｑ、　）に接続された
５人力ＡＮＤデー）　（５７）によって生成され、８進
可変カウンタ（４７）にイネイブル（ｅｎａｂｌｅ　）
信号として入力されるものである。そこで、上記構成の
８進可変カウンタ（４７）はカウンタ制御信号のレベル
状態に対応してカウント様式が次のように変化する。す
匁わち、この８進可変カウンタ（４７）はカウンタ制御
信号がＬレベルの間は１段目のＤＦＦ　（４９）の出力
がクロックに同期して反転する一般のカウンタ動作をな
すが。

Ｈレベルのカウンタ制御信号が入力されると１段目のＤ
ＦＦ　（４９）の出力はホールドされ２段目のＤＦＦ（
５３）の出力が反転するようＫなる。つまシ、８進可変
カウンタ（４７）のカウント値はカウンタ制御信号がＬ
レベルの場合クロック毎に＋１されるのに対し％Ｈレベ
ルの場合には次のカウント値が＋２されることになる。

また、前述の累積加算器（４１）はその詳細を第４図に
示すように１乗算器及び加算器を構成要素とする累積加
算回路（６１）と、その出力をラッチするラッチ回路（
６２）を備え、さらに３２進カウンタ（４３）の下位３
ビツトのデータを入力する３人力ＡＮＤゲート（６３）
と、その出力を３２進カウンタ（４３）の入力クロック
をインバータ（６４）によシ反転させたクロックの立ち
上がシでラッチするラッチ回路（６５）を有するもので
ある。そして、３人力ＡＮＤゲート（６３）の出力はラ
ッチ回路（６５）にデータ入力されると共に、累積加算
回路（６１）にクリア（ＣＬＥＡＲ）信号として入力さ
れる。ここで、累積加算回路（６１）の累積加算出力は
ＲＯＭ　（４２）の出力ｆ（ｋ）とＲＯＭ　（４６）の
出力Ｘ（りを乗算しその乗算値を次々に加算したもので
あシ、クリアイｄ号の立ち下がシによってクリアされる
。また、この累積加算出力を入力するラッチ回路（６２
）はラッチ回％Ｓ　（６５）の出力をクロック入力し。

ここでラッチされたデータが累積加算器（４１）の出力
すなわちたたみ込み演算回路の出力データｙ（ｔ）とな
る。

次に、この実施例の動作について第３図及び第４図と共
に第５図を参照して説明する。ここで、第３図のたたみ
込み演算回路は次式の で定義されるような演算をなし、サンプリング周波数を
４倍にするものである。すなわち、入力信号ｘ（ｔ）を
１サンプル分取シ入れる間にたたみ込み操作を４回実行
し、出力データｙ（りのサンプリング周波数を入力信号
Ｘ（りのサンプリング周波数の４倍にする。なお、上式
左辺の出力データｙ（４ｔ＋α）（ただしα＝０．１．
２．３　）はその変数（４ｔ＋α）が時間軸となるが１
便宜上変数を整゛数化して表現することにする。

そこで、このようなたたみ込み操作について第５図に示
したタイミングチャート（この図では入力信号がｘ（７
）の段階から示しその一部を省略しである）に沿って説
明すると、先ず３２進カウンタ（４３）はクロック（Ｃ
ＬＯＣＫ　）の立ち上がシに同期して力　゛ラントアッ
プし、その出力に従ってＲＯＭ　（４２）のアドレス（
ＲＯＭアドレス）は０．１．２．・・・と変化する。

また、これと同じタイミングで＆進可変カウンタ（４７
）の出力がＩＬＡＭ　（４６）のアドレス入力端子（Ａ
Ｄ０〜ＡＤ、　）に印加し、　ＲＡＭ（４６）のアドレ
ス（ＲＡＭアドレス）は０．１．２．・・・と変化する
。ここで、　ＲＯＭ（４２）にはＲＯＭアドレス０．１
．２．・・・、７に対し係数データｆ＠、…、　ｆ（２
Ｇ、−・、ｐ（０）（第５図中画、菰、勿、・・・で表
す）が格納されており、これらが順に読み出される。

これに対し、ＲＡＭ　（４，６）からはＲＡＭアドレス
０．１．２゜・、６に対応して被乗数データＸ（０）、
　Ｘ（１）、　Ｘ（２）、　・、　Ｘ（６）（第５図中
０．１．２．・・・で表す）が出力され、その間累積加
算器（４１）においては、入力した係数データと被乗数
データを乗算しその乗算値を次々に加算して、９ｆｎＸ
（０）＋　ｆ（２４）Ｘ（１）＋　ｇＣＡｘ（２）＋−
＝−の計算がなされ、その累積加算出力が累積加算回路
（６１）よりラッチ回路（６２）に出力されている。な
お、３２進カウンタ（４３）のカラントイ直が「Ｏｊか
ら「６」までの期間は、可喝信号及びカウンタ制御信号
は共にＬレベルである。そして、３２進カウンタ（４３
）のカウント値が「７」になったとき、５人力ＡＮＤゲ
ート（４８）の入力端子には全て＠１″の信号が印加さ
れ、几んイｇ号はＨレベルとなり、　ＲＡＭ（４６）が
書き込みモードに変わると共にゲート（４５）のノ１イ
インピーダンス状態が解除されてＲＡＭ　（４６）のア
ドレス「７」に最新の入力信号ｘ（７）が書き込まれる
。また、このとき累積加算器（４１）にはＲＡＭ　（４
６）の出力に代わシ入力信号ｘ（７）が供給され、この
入力信号ｘ（７）はＲＯＭアドレス「７」に対応する係
数データｆ（０）と乗算される。依って、累積加算器（
４１）では入力信号ｘ（７）に対応する出力データｙＧ
！１Ｇを算出するための最終の計算がなされ。

その計算終了時点で累積加算回路（６２）の累積加算ウ
ンタの下位３ビツト′の出力が全て＠１″になるため、
第４図に示した３人力ＡＮＤデー）　（６３）はＨレベ
ルの信号を出力し、その信号がラッチ回路（６５）によ
シクロツクの立ち下がりでラッチされ半クロックだけ遅
延された状態でラッチ回路（６２）にクロック信号（ラ
ッチクロック）として入力される。

従って、ラッチ回路（６２）では累積加算出力がｙ＠に
確定したところでそれをラッチし、そのデータを次のラ
ッチクロックが入るまでたたみ込み演算回路の出力デー
タｙ翰として出力する。また、３人力ＡＮＤグー）　（
６３）の出力は一方では累積加算回路（６１）のクリア
信号入力端子（ＣＬ）に印加されておシ。

累積加算回路（６１）はそのクリア信号の立ち下がシに
よってクリアされるため３２進カウンタ（４３）のカウ
ント値が次の「８」に変わる際にクリアされ次の−演算
に備えることになる。

このようにして出力データｙ（２５が算出された後は。

は再び読み出しモードとなる。そして、そのモード社３
２進カウンタ（４３）のカウント値が新たに「７」にな
るまで継続される。そこで、８進可変カウンタによるＲ
ＡＭアドレスは再び０．１．２．・・・、７と変化し、
このアドレスに対応して被乗数データＸω＞、　Ｘ（１
）。

Ｘ（２）、・・−、Ｘ（７）が酪りみ出される。ここで
、ＲＡＭアドレス「７」には前段において既に入力信号
Ｘ（７）が格納されている。また、これに対応すべ（Ｒ
ＯＭ（４２）から紘３２進カウンタ（４３）の出力８．
９．１（１，・・・、１５をＲＯＭアドレスとして係数
データｆＲ）ｌ’！４．　ｆｔＢ、　ｙｅ２１）、・・
・、　ｐ（ｔｌが出力され、依って累積加算器（４１）
においては。

ｐｖＪｘ（０）＋　ｆ（２！Ｊｘ（１）＋　ｇＧ！１）
Ｘ（２）＋−＋ダ（１）Ｘ（７）の計算が実行されるこ
とになる。そして％３１進カウ／り（４３）のカウント
値が「１５」のとき、すなわち３１進カウンタ（４３）
の下位ビットの出力が全て′１″のときに前段の操作と
同様に２ツチクロツクの立ち上がシで累積加算出力がラ
ッチされ、そのラッチされたデータが出力データＹ＠＝
　ｊ４＜１ｆｃ４川）ｘ（７−ｊ）となる。そして。

累積加算回路（６１）は３１進カウンタ（４３）のカウ
ント値がｒ１６Ｊ　Ｋ変わる際にクリア信号の立ち下が
りによシフリアされる。

さらに、このような動作が継続して行われ、３２進カウ
ンタ（４３）のカウン′ト値が「１６」から「２３」に
移行する間に、ＲＯＭアドレス１６．１７．１８．・・
・、２３に対応してＲＯＭ　（４２）からは係数データ
１０Ｉ、　ＩＩ（□□□、ＮＪり、・・・。

ｆ（２）が出力され、ＲＡＭ（４６）からは８進可変カ
ウンタ（４７）のＲＡＭアドレスに従って被乗数データ
Ｘ（０）。

Ｘ（１）、　Ｘ（２）、・・・、　Ｘ（７）が出力され
る。そこで累積加算器（４１）においては、前段と同様
のタイミングで。

ｆ（ｌｘ（０）＋　ｆｃ２ｔＱｘ（１）＋　ｆ（２ａｘ
（２）＋−＋　ｙ（２）ｘ（７）の計算がなされ。

出力データｙ（至）＝ΣＦ（４Ｊ＋２）Ｘ（７−ｊ　）
が得られる。ま−０ た、３２進カウンタ（４３）のカウント値が「２４」か
ら「３１」に移行する間には、そのカウント値と同一の
ＲＯＭアドレスに対応してＲＯＭ　（４２）から係数デ
ータｆ０υ、　ｙ（２７）、　ｙ（ハ）、・・・、　ｆ
（３）が出力され、それらがＲＡＭ（４６）から出力さ
れる被乗数データｘ（０）、　Ｘ（１）、　Ｘ（２）、
・・・。

ｘ（７）と同期して累積加算器（４１）に供給され、累
積加算器（４１）は、ｆＯυｘ（Ｑ）＋　ｆ＠ｘ（１）
＋　ｐｎｘ（２）＋−＋　ｆ（３）Ｘ（７）の得る。な
お、この時点に至って）’ＬＯＭ　（４２）に格納され
た係数データは全て読み出され、同時に入力信号ｘ（７
）を最新の被乗数データとする一連のたたみ込み演算も
全て完了したことになる。

ところで、上記のたたみ込み操作において最終のアドレ
ス指定をなす際、すなわち３２進カウンタ（４３）のカ
ウント値が「３１」のときには、第３図に示した５人力
ＡＮＤグー）　（５７）はその入力端子の全てに＠１″
の信号が印加され、その人ＮＤ出力であるカウンタ制御
信号がＨレベルに変化する。そのため、８進可変カウン
タ（４７）は前述したように次のクロックに対して１段
目の７リツプフロツプ（４９）の出力がホールドされ２
段目のフリップフロップ（５３）の出力が反転するとい
う動作をなす。その結果１次のＲＡＭアドレスは前アド
レスに対して＋２され「７」から「１」に変化する。

そこで１次のたたみ込み演算においてはＲＯＭアドレス
が０．１．２．・・・、６，７と移行するのに対し、Ｒ
ＡＭアドレスは１．２．３．・・・、７，０と変化する
。さらに。

３２進カウンタ（４３）のカウント値が「７」のとき、
すなわちＲＡＭアドレスが「０」のときには几Ａ信号が
Ｈレベルとなシ、新たな入力信号ｘ（８）がＲＡＭ　（
４６）及び累積加算器（４１）　Ｋ供給されることにな
る。従って累積加算器（４１）は、係数データとその被
乗数データをｐ＠、　ｙＱ４．　ｙ（２Ｉ、　・、　ｙ
（０）対ｘ（１）＋　ｘ（２）＊　ｘ（３＋　”’＊　
Ｘ（８）　ノ対応関係で入力し、１ＩＣ２ａＸ（１）＋
　ｔｔ（２４ｘ（２）＋９（２１ｘ（３ｊ＋　・−・＋
　ｆ（０）ｘ（８）の計算をなし、出力データｙ０２＝
　＋ＩＩ（４ｊ）ｘ（ｓ−ｊ）−０ を算出する。また％最新の入力信号ｘ（８）は次の演算
に供すべく　ＲＡＭ（４６）のアドレス「０」に格納さ
れる。

すなわち、ＲＡＭ　（４６）では格納してあった被乗数
データのうち最も古いデータＸ（０）を最新のデータｘ
（８）に書き替えたことに々る。なお、　ＲＡＭ（４６
）よシ出力される被乗数データは入力信号がこのように
して順次３２進カウンタ（４３）のカウント値が「７」
のときに格納されたものである。

そして、上記のようにして出力データｙ（３２を算出し
た後は、　ＲＯＭアドレス及びそれに従って読み出され
る係数データが前述の入力信号ｘ（７）を最新の被乗数
データとした一連のたたみ込み演算を行ったときと同一
形態で移行し、これに対してＲＡＭアドレスは３２進カ
ウンタ（４３）のカウント値が「３１」に至るまで各段
のたたみ込み演算を行う毎に１，２゜３、・・・、７．
０のサイクルで繰シ返され、依って被乗数データはｘ（
１）、　Ｘ＋２）、　Ｘ（３）、　−、Ｘ（７）、　Ｘ
（８）の順に繰シ返し読み出される。従って、累積加算
器（４１）においては入力信号ｘ（８）を最新の被乗数
データとするたたみ込み演算が行われ、３２進カウンタ
（４３）のカウント値がｒ１５Ｊ　、　ｒ２３Ｊ　、　
ｒａｉ」のとき出力データさらに、３２進カウンタ（４
３）のカウント値が蕎び「３１」になったときにカウン
タ制御信号がＨレベルに変化してＲＡＭアドレスが「０
」から「２」に移行し、３２進カウンタ（４３）のカウ
ント値が１７」のときには可τ信号が１（レベルとなシ
最も古い被乗数データｘ（１）を格納したＲＡＭアドレ
ス「１」に最新のデータｘ（９）が書き込まれる。そし
て、以後このようにして入力信号を次々と取シ入れる毎
にＲＡＭアドレスが１つずつずれて、それぞれその入力
信号を最新の被乗数データとする４回のたたみ込み演算
が実行されることになる。

ここで、以上説明したことを整理する意味でこの実施例
において行われるたたみ込み演算の一部を列挙すると、
次のようになシ ｙｅ２８１　＝　ｇ（０）Ｘ（７）＋　ｆ（４）Ｘ（６
）＋　ｆ（８１Ｘ（５）＋　、、、　＋　ｆ（２４１Ｘ
（１）＋　＆（２８）Ｘ（０）Ｙ’２Ｉ＝　ｆ（１）Ｘ
（７１＋　９（５）Ｘ（６）＋　９（９）Ｘ（５）＋　
−、、＋　ｙ１２５）Ｘ（１）＋　９（２’Ｊｘ（０）
Ｙ□　＝　ｇ（２）Ｘ（７）＋　Ｐ（６）Ｘ（６）＋　
ｆＱｌ）Ｘ（５）＋−＋　ｐ（２ｆＤｘ（１）＋　ｆ（
３１）ｘ（０）ｙｅｌｌ）＝　ｆ（３）Ｘ（７）＋　Ｆ
（７）Ｘ（６）＋　ｆＱｌ）Ｘ（５）＋　・＋　ｆ＠Ｘ
（１）＋　ｆ（３υｘ（０）ｙＣ３ａ＝　ｆ（０）ｘ（
８１＋　ｊ’（４）ｘ（力＋ｆ（ｓ）ｘ（ｅ）＋　・−
＋　ｐｃ２４）Ｘ＋２）＋ｐ（ｎｘ（１）Ｙ（２３＝　
９（１）ｘ（８）＋　Ｐ（５）Ｘ（７１＋　ｐ（９）ｘ
（６）＋−−−＋り０喝ｘ（２）＋　ｐ（２１ｘ（１）
上記の各演算が前述の定義式に則したものであることが
確認できる。

次に本発明のたたみ込み演算回路に係る他の実施例につ
いて説明する。

第６図は本発明の他の実施例（第２の実施例）における
回路構成を示すものである。なお、この実施例は前実施
例を一般化したものであって、すなわちサンプリング周
波数をａ倍にあけるように構成したたたみ込み演算回路
である。以下この実施例を図面に従って説明するが、構
成上あるいは機能面で前実施例と重複する部分について
はその説明を簡略化する。ここで、累積石目算器（７１
）に係数データｆ（ト））を供給するＲＯＭ　（７２）
は同期式のＮ進カウンタ（７３）によってアドレス指定
がなされ、このＲＯＭ　（７２）にはＮ個の係数データ
が格納されている。

また、被乗数データとなる入力信号ｘ（ｔ）は複数個の
トライステートバッファ（７４）を並列に配置したゲ−
）　（７５）を介して、適時ＲＡＭ　（７６）及び累積
加算器（７１）に供給される。そして、ＲＡＭ　（７６
）のアドレス指定はＲＡＭ　（７６）のアドレス入力端
子（ＡＤ、〜ＡＤＯ−、）に接続されたＮ／ａ進可変カ
ウンタ（７７）によってなされ、このル４進可変カクン
タ（７７）の出力に従ってＲＡＭ　（７６）は読み出し
モードの期間それまで格納した被乗数データを累積加算
器（７１）に供給する。

そこで、Ｎ進カウンタ（７３）の出力端子（Ｑ、ｏ　−
Ｑｂ−＋　）には”／ｗ信号生成回路（７８）が接続さ
れておシ、ここで生成される几ん信号はデー）　（７５
）の各トライステートバッファ（７４）及びＲＡＭ　（
７６）に供給されて。

入力信号ｘ（ｔ）の取シ込み及びＲＡＭ　（７６）の作
用モードを制御するようになっている。また、　Ｎ／ａ
進可変カウンタ（７７）は第３図中に示した８進可変カ
ウ／り（４７）と同様に１役目のＤＦＦ　（７９）の入
力側に排他的論理和ゲート（８のが１４かれ、その排他
的論理和ゲート（８のの入力端子には１段目のＤＦＦ　
（７９）の負相出力とカウンタ制御信号が入力されるも
のであυ、１段目のＤＦＦ　（７９）の正相出力は几Ａ
Ｍ　（７６）のアドレス入力端子ＡＤ０に供給されると
共に、カウンタ制御信号を入力する２人力ＯＲデー）　
（８１）の他方の入力端子に印加され、その２人力ＯＲ
デー）　（８１）の出力はＲＡＭ　（７６）のアドレス
入力端子（ＡＤ１〜ＡＤｃ−＋）に接続された通常のＮ
、４ａ進カウンタ（８２）にイネイブル信号として供給
される。ここで、カウンタ制御信号はＮ進カウンタ（７
３）の出力端子（Ｑｏ＝　Ｑｂ−ｔ　）に接続されたア
ンドゲート（８３）によって生成され。

このカウンタ制御４８号がＨレベルに彦ると、すなわち
Ｎ進カウンタ（７３）のカウント値がｌ’−Ｎ−ＩＪの
ときに弘進可変カウンタ（７７）のカウント値は次のク
ロックで＋２される。

そこで、この実施例の動作について第６図と共に第７図
を参照して説明する。このたたみ込み演算回路は前述し
たようにＮ個の係数データを用いてサンプリング周波数
をａ倍にあげるように構成したものであり、入力信号Ｘ
（りのサンプリング周期毎に次式で定義するようなａ回
の一連のたたみ込み演算を繰り返し実行するものである
。

ＩＩ（ａｔ）　＝Σｆ（ａｊ　）ｘ（ｔ−ｊ　）−０ ｙ（ａｔ＋ｌ）　＝Σｇ（ａＪ＋１）ｘ（ｔ−ｊ　）−
０ ｙ（ａｔ＋２）　＝Σｇ（ａ」＋２）Ｘ（ｔ−ｊ）−０ なお、上式中ｍはＮ／ａを置き換えたものであシ。

これよシ１回のたたみ込み演算に係る係数データ及び被
乗数データの個数は共にｍとなる。以下実際の動作につ
いて第７図のタイミングチャートに沿って説明するが、
この図ではたたみ込み演算回路の動作の流れを決定する
に重要なＮ進カウンタ（７３）から出力されるＲ、０Ｍ
アドレスとＮ／ａ進可変カウンタ（７７）から出力され
るＲＡＭアドレス、さらにカウンタ制御信号几＾信号の
み示し１図面が難解になるのを避けることにする。そこ
で、今ＲＯＭアドレスが「０」のときにＲＡＭアドレス
も「０」にあるとする。依って、　ＲＯＭアドレスが「
０」からｒＮ−Ｉ　Ｊに至るまでにＲＡＭ　７ドｌ／、
ＸはＱ、　１．２．−、　ｍ−２，ｍ−１がａ＠繰シ返
され、その間ＲＡＭ　（７６）　ハル０Ｍアドレスが「
ｔｎ−ＩＪのときを除き〃信号がＬレベルにあるため読
み出しモードとな９　、　ＲＯＭ（７２）及びＲＡＭ　
（７６）から係数データと被乗数データが累積加算器（
７１）に供給され、累積加算器（７１）では前実施例と
同様にＲＡＭアドレスが一巡する毎にたたみ込み演算に
よる出力データを算出する。なお、　ＲＯＭアドレスが
ｒｍ−ＩＪのときはＩＶＷ（δ号生成回路（７８）によ
って生成される”／ｗ倍信号Ｈレベルに変化し。

ＲＡＭ　（７６）が書き込みモードに変わると共にゲー
ト（７５）　＋７）ハイインビー）゛ンス状態が解除さ
れて、入力信号ｘ（ｔ）　（ｔ　＝　ｄとする）が’Ｆ
ＬＡＭ　（７６）に書き込まれ且つ累積加算器（７１）
に供給される。その時点でＲＡＭ　（７６）には、前段
までに格納した被乗数データも含めて、ＲＡＭアドレス
０．１．２．・・・１ｍ−１に対し順に被乗数データｘ
（ｄ−（ｍ−１））、　ｘ（ｄ−（ｍ−２））、　ｘ（
ｄ−（ｍ−３）−−−、ｘ（ｄ）が格納されティる。１
だ、　ＲＯＭ（７２）にはＲＯＭアドレス０．１．２．
・・・、Ｎ−１に対して係数データｇ（０）〜ｇ（Ｎ−
ｔ）が、前述の各定義式に則した被乗数データとの対応
関係の基に一定の規則で格納されている。

そして、第７図中左側の１（０Ｍアドレスが「０」から
ｒＮ−ＩＪに移行する過程において上記各データを用い
て一連（ａ回）のたたみ込み演算がなされた後は、その
最後のＲＯＭアドアドレス指定Ｊのときにカウンタ制御
信号がＨレベルに変化しているため、　ＲＡＭアドレス
が次のクロックで＋２され「０」を飛び越して「１」か
ら始まる。そのため、続いてＲＯＭアドレスが「０」か
らｒＮ−ＩＪに移行する間には、　ＲＡＭアドレスが１
．２．・・・、ｍ−１，Ｑのザイクルでａ回縁シ返され
る。すなわち、ここではＲＯＭアドレスに対応するＲＡ
Ｍアドレスが前段の一連のたたみ込み演算の場合と比べ
て１つずつずれることになる。さらに、その間のＲＯＭ
アドレスがｒｍ−ＩＪのときにはＲＡＭアドレス「Ｏ」
に新しい入力信号ｘ（ｄ＋ｌ）が書き込まれ、それまで
格納してあった被乗数データのうち最も古いデータｘ（
ｄ−（ｍ−１）　）が最新の被乗数データｘ（ｄ＋ｌ）
に書き替えられる。従って、各係数データと乗算される
被乗数データはｘ（ｄ＋ｌ　）を最新としてそれぞれ次
のデータにシフトされ、　ｘ（ｄ−（ｍ−２））、　ｘ
（ｄ−（ｍ−３））、−、ｘ（ｄ）、　ｘ（ｄ＋１）　
（’）順に繰シ返し読み出され累積加算器（７１）に供
給される。依って、累積加算器（７１）では前述の定義
式においてｔをｄ＋ｌに置き換えた一連のたたみ込み演
算を実行するととになる。

さらに、上記のような動作を継続して行う場合、この実
施例では一連のたたみ込み演算終了後ＲＡＭアドレスを
＋２し且つ次の演算を行う際に最も古い被乗数データを
最新の入力信号に書き替えることによシ、その入力信号
を最新の被乗数データとする一連のたたみ込み演算を次
々と実行するようになる。

以上のように上記２つの実施例（第２の実施例は第１の
実施例を一般化したもの）では、係数データを一定の規
則で格納したＲＯＭのアドレス指定にＮ進カウンタを用
い、且つ被乗数データを格納するＲＡＭのアドレス指定
にＮ／ａ進可変カウンタを使用したことによシ、サンプ
リング周波数をａ倍にするという複雑なたたみ込み操作
を簡単な回路構成で実現でき、しかもそのようなたたみ
込み演算処理を実時間軸上で可能にしたものである。さ
らには、　ＲＡＭの作用モードを指定する”／ｗ倍信号
るいはル４進可変カウンタを制御するカウンタ制御信号
の生成及びコン）０−ルにＮ進カウンタの出力を利用し
たととによって、回路構成をよシ効率のよいものにする
と共に各信号の切シ換えが正確なタイミングでできるよ
うになっている。

なお、上記実施例では騒信号の切シ換えのタイミングを
Ｎ進カウンタのカウント値がｒｍ−ＩＪのときに設定し
、カウンタ制御信号の切シ換えをＮ進カウンタのカウン
ト値が「Ｎ−１」のときになすように設定したが、これ
に限らずこれらの信号は一連のたたみ込み演縁をどの演
算から開始するか、さらにＲＯＭアドレス対係数データ
の対応をどのようにするかによって決定され、カウンタ
制御信号が一連のたたみ込み演算を完了する最後のアド
レス指定をなす際にＨレベルになり、〜〜信号が一連の
たたみ込み演算終了後の次の演算において最も古い被乗
数データを格納したところのアドレス指定がなされる際
にＨレベルになるようにし、他の期間は共にＬレベルで
あるようにすればよい。

第８図乃至第１０図は本発明のさらに他の実施例（第３
の実施例）を示すものである。ここで祉たたみ込み操作
においてサンプリング周波数を変えない場合あるいは前
実施例とは逆にサンプリング周波数を１／ａ倍にするよ
うな場合に適用されるたたみ込み演算回路を紹介する。

なお、この実施例では係数データのサンプル数を１６個
に設定した場合について述べることにする。そこで、こ
の実施例のたたみ込み演算回路は俯す図に示すように、
累積加算器（９１）に係数データｆ（０）〜ｙａａを供
給するＲＯＭ　（９２）のアドレス指定を同期式の１６
進カウンタ（９３）でなし％被乗数データを供給するＲ
ＡＭ　（９４）のアドレス指定を１６進可変カウンタ（
９５）で行う。また、１６進カウンタ（９３）の４ビツ
トの出力端子（ＱＯ〜Ｑ、）にはＲｈ信号生成回路（９
６）が接続されてお、シ、ここで生成且つコントロール
される”／ｗ倍信号ＲＡＭ　（９４）の作用モードを指
定すると共にゲート（９７）の各トライステートバッフ
ァ（９８）のセレクト端子に印加され、外部装置からデ
ー）　（９７）に入力される入力信号Ｘ（りのｎａＭ（
９４）及び累積加算器（９１）への供給を制御する。一
方、１６進可変カウンタ（９５）の出力を前実施例と同
様に一時的に変更（＋２）させるカウンタ制御信号は】
６進カウンタ（９３）の出力端子（Ｑ、〜Ｑ、　）に接
続された４人力ＡＮＤゲート（９９）によって生成され
る。また、累積加算器（９１）は第４図に示した第１の
実施例の累積加算器（４１）とほぼ同様に構成されてい
るが、この実施例では１６進カウンタ（９３）のカウン
ト値が「１５」のときの累積加算出力をラッチし出力デ
ータｙ（りとする１゜ところで、上記構成のたたみ込み
演算回路はＲＯＭ　（９２）に予め格納する係数データ
及び駒信号生成回路（９６）を後述するような所望の状
態に設定することによシ、次に述べる各種のたたみ込み
演算を実現できるものである。先ずその一例（第１例）
として、入力信号Ｘ（りのサンプリング周期毎にで定義
されるような一般的なたたみ込み演算を行う場合につい
て説明する。つまり、ここではサンプリング周波数を変
えないでたたみ込み操作を行う場合の例を示す。この場
合、第８図のたたみ込み演算回路は”／ｗ信号生成回路
（９６）に４人力ＡＮＤゲート回路を用い、　ＲＯＭ（
９２）には）’ＬＯＭアドレス０゜１、２．−、１５Ｋ
ＪｔＬテ係ａチー１　ヲＩ（Ｉ５．　Ｉ（Ｊｅ、　Ｐ（
＋３゜・・・、　ｆ（０）の順に格納しておく。なお、
その際ル〜信号生成回路（９６）はカウンタ制御信号を
生成する４人力ＡＮＤデー）　（９９）と兼用すること
ができる。

そとで、このようなたたみ込み演算回路はその動作の流
れを第９図に示すように、　ＲＯＭアドレスをコントロ
ールする１６進カウンタ（９３）とＲＡＭアドレスをコ
ントロールする１６進可変カウンタ（９５）の進数が等
しいため、゛ＲＯＭアドレスが「０」から「１５」まで
移行する毎にＲＡＭアドレスも一巡する。しかも、その
最後のＲＡＭアドレスがカウントされる際つｔｆｉ　Ｒ
ＯＭアドレスが「１５」のときにカウンタ制御信号がＨ
レベルに変化するため、ＲＡＭアドレスは一巡後の次の
クロックで＋２される。また、　ＲＯＭアドレスが１７
５」のときにはＲん信号もＨレベルに変化し、その都度
ＲＡＭ　（９４）に新しい入力信号ｘ（ｔ）が書き込ま
れる。従って、　ＲＡＭアドレスが＋２されるとＲＯＭ
出力（係数データ）に対応するＲＡＭ出方（被乗数デー
タ）がそれぞれ次のデータにシフトされ、且つ＋２され
たことによって飛び越された一巡中最後のＲＡＭアドレ
スがカウントされた際に、そこに格納されてあった被乗
数データ（ｅも古いデータ）が最新の入力信号Ｘ（りに
書き替えられることになる。

ここで、今デー）　（９７）に印加された入力信号をＸ
（１！’９とすると、累積加算器（９１）では几ＯＭ　
（９２）から出力される係数データｆα５．　Ｐｄ２）
、・・・、　ｆ（１）とＲＡＭ　（９４）から出力され
る被乗数データｘ（０）、　ｘ（ｉ）、・・・、　Ｘ（
１４）が累積加算されており、続いて係数データｆ（０
）とゲート（９７）がら入力信号Ｘ（Ｉｓを入力した段
階でその累積加算出力がラッチされる。依って、ここで
ラッチしたデータを出力データｙ（１！９とすると。

Ｙ（Ｊ５＝　ｆ（０）Ｘ（１５）＋　ｆ（１）Ｘ（１４
＋−＋　ｆ（１４）Ｘ（１）＋　ｐＱ５１ｘ（０）とな
る。その後、デー）　（９７）には次の入力信号ＸＨが
印加され、またＲＡＭアドレスが＋２されることに従っ
てＲＡＭ　（９４）から出力される被乗数データはＸ（
１）、　Ｘ（２）、−、Ｘ（Ｌ！Ｓとなシ、これら被乗
数データＸ（１）。

！（２）、　−’、　ｘＱ！１９．　Ｘ（ＬＣＤが係数
データｇＱ５．　ｙα屯・、　ｆ（１）、　ｆ（０）と
供に願に累積加算器（９１）に供給される。依り、て。

累積加算器（９１）では前段と同様にして次の出力デ−
タｙαｅすなわち Ｙ（１６）＝　ｆ（０）ｘ（１，ｆ９＋　ｆ（１）ＸＱ
５）十−−−＋　ｙα４）Ｘ（２）＋　ｆ霞Ｘ（１）を
算出する。さらにその後も同様に、このたたみ込み演算
回路は、入力信号Ｘ（１７）、　Ｘ（Ｉｌ、・・・を取
シ入れる毎にその入力信号を最新の被乗数データｘ（ｔ
）として、前述の定義式ｙ（ｔ）＝Σｇ（ト））ｘ（ｔ
−ｋ）に則した出力に璽Ｏ データｙａｎ、　ｙ（ＩｌＧ、・・・を算出する。

次に、第８図に示したたたみ込み演算回路において他の
動作をなさしめる場合について説明する。

すなわち、ここに示す例（第２例）は で定義されるように、サンプリング周波数を１！２倍に
するものであシ、入力信号のサンプリング周期に対しそ
の２倍の周期で出力データを得る。なお、上式で定義さ
れるたたみ込み演算は第１例で示したたたみ込み演算を
１つ置きに実行する場合と同じ意味を有する。この場合
％　ｎ、／’ｖｉ信号生成回路（９６）は１６進カウン
タ（９３）の下位３ビツトの出力のみを有効データとす
る３人力ＡＮＤゲート回路を備え、そのＡＮＤ出力を１
（／ｗ信号とし、１６進カウンタ（９３）のカウント値
が「７」と「１５」のときに可蚕信号がＨレベルになる
ようにする。また、ＲＯＭ　（９２）にはＲＯＭアドレ
スα（α＝０．１．２．・・・、１５）に対して係数デ
ータｆ（０）〜ｆ（１５１を ｆ（１５−２α）　（α＝０．１．・・・、７のとき）
１１（１４−２（α−８））（α＝８．９．・・・、１
５のとき）の対応関係で格納しておく。

そこで、このようなたたみ込み演算回路はその動作の流
れを第１０図に示すように、ＲＯＭアドレス及びＲＡＭ
アドレスが一巡する毎に、Ｒｈ信号が等間隔で２回（Ｒ
ＯＭアドレスが「７」と「１５」のとき）Ｈレベルに変
化するようになっておυ、外部装置によシ供給される入
力信号のサンプリング周期（第１例のときの１／２の周
期）に合わせ、几ＡＭ（９４）にはＲＡＭアドレスの一
巡中２データ分の入力信号が書き込まれる。まだ、　Ｒ
ＡＭアドレスはカウンタ制御信号によシー巡後のアドレ
スが＋２され、その後１つずつカウントアツプされるた
め、新しく入力信号を格納するところのＲＡＭアドレス
は前回格納したときの２つのアドレス（例えばｒ７Ｊ、
１ＩｓＪ）に対しそれぞれ次のアドレス（ｒ８Ｊ　、　
ｒＯｊ　）にシフトされる。そして、このようにＲＡＭ
　（９４）に一定の規則で格納された入力信号はその後
ＩＶＷ信号がＬレベルの期間被乗数データとして順次読
み出され、係数データと共に累積加算器（９１）に供給
される。また、騒信号がＨレベルのときはグー）　（９
７）に印加された入力信号が直接累積加算器（９１）に
入力される。ここで、今グー）　（９７）に印加された
入力信号をｘ（ｌωとすると、第１０図に示すようにＲ
ＯＭアドレス０，１．・・・、７に対応して係数データ
ｙａｅ、　ｙａａ、・・・。

ｆ（１）が出力され、この係数データと共に被乗数デー
タＸ（１）、　Ｘ（３ｊ、・、　ＸＱ！９が累積加算器
（９１）に供給される。

続いて、グー）　（９７）に次の入力信号Ｘ（ｔｅが印
加され、累積加算器（９１）にはＲＯＭアドレス８，９
．・・・、１５に対応した係数データｆα屯ｙａａ、・
・・、　１１（ｏ）と共に被乗数データＸ（２）、　！
（４）、　・−、ｘ（１１１９が入力される。そコテ、
累積加算器（９１）ではこれらのデータを累積加算した
結果、その累積加算出力をラッチし出力データＹ（ｔｅ
を得る。す表わち、累積加算器（９１）はこの時点でＹ
ＬＬＱ＝　ｇＨＸ（１）＋　ｆＱ３１Ｘ（３）＋　−＝
　＋　ｆ（１）Ｘ（ｉｓ＋　ｆ（１４）Ｘ（２）＋　ｆ
ａ２ｘ（４）＋−＋　ｆ（０）ＸＱ（ｉｔ−の計算をな
したことになる。ちなみに、この演算式は右辺を整理す
ると ｙＱＱ＝　９（０）ｘ（ｆｅ　＋　ｐ（ｔ）ｘ（Ｌ５１
＋　・−＋　ｙａ林（２）＋ｐα５）Ｘ（１）となシ、
第１例のサンプリング周波数を変えないたたみ込み操作
によって出力データｙ（ｔ６１を錆、出したときと同じ
になる。そして、このよう処して出力データ（１６）を
算出した後は、ＲＯＭ　（９２）から前回と同様に出力
される係数データに対しその被乗数データがＲＡＭ　（
９４）から１つずつずれた状態で出力され、これに加え
て新しく入力信号Ｘ（１７）、　ＸＨを取シ入れること
によシ、累積加算器（９１）ではｙａｅ＝　１！（１５
１ｘ（３ｊ十ｆｌｌｓＸ（５ｉ＋　−＋　ｆ（１）ＸＱ
η＋　Ｆ（１４）Ｘ（４）＋　Ｑ２Ｘ（６１＋　−−−
＋　ｆ（０）Ｘαυの計算が実行される。さらに、その
後も同様にして、このたたみ込み演算回路は入力信号を
２デ一タ分取シ入れる毎に前述の定義式ｙ（２ｔ）＝Σ
ｐ（ｋ）ｘ（２ｔ−ｋ）−０ に則した出力データを算出する。

なお、このようなサンプリング周波数を１／２倍にする
たたみ込み演算は、その演算式からもわかるように、サ
ンプリング周波数を変えないたたみ込み演算を１つ置き
に実行していくものであシ。

その間省略される演算の出力データは不要なデータであ
る。そこで、通常サンプリング周波数を≠倍にする場合
には、第１例で行った操作のように新しく入力信号を取
シ入れる毎にそれぞれ出力データを算出し、その後出力
データを１つ置きに取シ出す方法が考えられる。しかる
に、この実施例（第２例）のただみ込み操作においては
、不要なデータを算出することになる演算を実行せず、
必要なデータのみを連続的にｑ゛出するため１時間的に
無駄がなく、第１例で扱った入力信号の１／２の周期で
供給される入力信号に対しても第１例と同じ次数の演算
処理ができるようになっている。

また、この実施例の第１例及び第２例では、サンプリン
グ周波数を変えない場合と”／２倍にする場合のたたみ
込み演算回路を紹介したが、さらに第２例に示した方法
を基にして、ルー信号の切シ換え及びＲＯＭにおける係
数データの配置を工夫することによシ、サンプリング周
波数を’／ａ倍にすることが可能である。そして、その
際にも本発明のたたみ込み演算回路は、構成が複雑化す
ることなく、実時間の演算処理ができるようになってい
る。

ここで、これまでに説明した第１の実施例乃至第３の実
施例によれば、係数データを格納したＲＯＭのアドレス
指定をなすカウンタと被乗数データを格納するＲＡＭの
アドレス指定をなすカウンタの進数を所定の割合で定め
、ＴＶＷ信号及びカウンタ制御信号を所定のタイミング
で切シ換えることによシ、使用目的に合わせて種々のた
たみ込み演算回路を設計することができる。なお、上記
３つの実施例では、ガ信号及びカウンタ制御信号の生成
手段、あるい拡大力信号を導入する手段を各実施例間で
ｌ’ｔ　＃１ｉ′同様に構成したが、その実現方法とし
ては上記実施例に記載したものに限らず、現在の技術水
準からして様々な方法が適用できるものである。その他
、係数データを格納するメモリにＲＡＭを用い、所望時
に係数データの数値あるいは出力順序を変更させ、るよ
うにしても構わない。

また、上記実施例のカウンタ制御信号は、カウンタのカ
ウント値を一時的に＋２させるものであったが、カウン
タの設計次第では、実行すべき演算に合わせて他の動作
をなさせることができる。

そこで、次に示す実施例（第４の実施例）では。

被乗数データを格納するメモリのアドレス指定をなすカ
ウント手段と、そのカウント手段の出力を一時的に変更
させる制御手段の他の例を紹介し、第３の実施例の第１
例で行った演算を他の方法で実行した場合について説明
する。なお、第１１図はこの実施例の回路構成を示すも
のであり、第１２図はその動作を説明するためのタイミ
ングチャートである。以下図面を参照して説明するが、
第１１図において第８図と同様に構成きれる部分につい
ては同一符号を付してその説明を省略する。そこで。

このたたみ込み演算回路は、　ＲＡＭ（９４）のアドレ
ス指定をなす手段として、通常の同期式１６進カウンタ
（１０１）と、その出力を２ツチするラッチ回路（１０
２）を備えておシ、このラッチ回路（１０２）の出力を
ＲＡＭアドレスに使用してい不。そして、この１６進カ
ウンタ（１０１）は、そのクロ′ツク入力端子に２人力
ＯＲケ−）　（１０３）が接続されておシ、そこに印加
されるクロック（ＣＬＯＣＫ）と後述するカウンタ制御
信号との和をカウントパルスとして入力する。

また、このたたみ込み演算回路は、　ＲＯＭアドレスと
ＲＡＭアドレスの同期をとるために、１６進カウンタ（
９３）　トＲＯＭ　（９２）　Ｏ間にもラッチ回路（１
０４）を設けている。なお、これら２つのラッチ回路（
１０２）。

（１０４）は共にり胃ツクの立ち下がシで入力データを
ラッチする。ここで、上記カウンタ制御信号について説
明すると、この、信号は制御信号生成回路（１０５）　
Ｋよって生成され、クロックのパルス幅よシも小さい幅
のパルスが、１６進カウンタ（９３）のカウント値が「
１５」のときにクロックの立ち下が〕から次の立ち上が
りまでの間に発生するようになっている。なお、このよ
うな信号の生成方法としては１例えば、クロックの４倍
の周波数を有するクロックパルスから一定間隔（クロッ
クの１６倍の周期）で単一のパルスを取シ出し、そのパ
ルスを遅延回路を用いてタイミングを計υつつ出力する
ようにすればよい。

そこで、上記構成の動作について第１２図を用い具体的
に説明すると、先ず、カウンタ制御信号がＬレベルの期
間は、１６進カウンタ（１０１）に入力されるカウント
パルスがクロックと同一となυ、１６進カウンタ（１０
１）はその立ち上がりでカウントアツプする。依って、
１６進カウンタ（１０１）の出力端子（Ｑ、−Ｑ、）か
ら出力されるカラ／り出力は順に０、１．２．・・・と
変化する。そして、そのカウンタ出力はラッチ回路（１
０２）によってクロックの立ち下がりでラッチされ、半
クロツク分遅延された状態でＲＡＭアドレスとなる。こ
のようにして１６個のクロックパルスがカウントされ、
１６個目のクロックが立ち下がった後、カウンタ制御信
号はＨレベルに変化し１次のクロックの立ち上がりまで
に再びＬレベルに戻る。そのため、カウントパルスはク
ロックのパルス周期内に２個のパルスが現れることにな
る。依って、カウンタ出力はその間に「１５」から「０
」に変化し、次のクロックの立ち上が９では「１」にな
る。そこで、ラッチ回路（１０２）は、このカウンタ出
力に対しクロックの立ち下がシでラッチするため、カウ
ンタ出力「１５」をラッチした後。

「０」を飛び越して「１」をラッチする。つまｐ、ＲＡ
Ｍアドレスは「１５」から「１」に変化することになる
。

さらに、その後も同様に、カウンタ制御信号が一定の周
期で変化するた、め、　ＲＡＭアドレスは一巡後に＋２
され、第９図に示したＲＡＭアドレスと同一経緯で移行
する。また、説明は省略したが、　ＲＯＭアドレス及び
騎信号についても第９図に示したものと同じ展開をなす
。

従って、この実施例では、第３の実施例の第１例で行っ
た演算と同様の演算処理が可能でおり、本発明を実現す
る手段紘多様に存在することが証明される。

以上述べた第１の矢施例乃至第４の実施例からも明らか
なように１本発明のたたみ込み演算回路は、実時間軸上
でたたみ込み演算をなすべくマイクｐコンピーータによ
る制御を排除したものであるが、ハード的に構成したに
もかかわらず種々のたたみ込み演算に適応でき、天川性
の高いものである。従って、このたたみ込み演算回路は
、伝達関数となる係数データを自由に設定することによ
シ、前述のデジタルフィルタにはもちろんのこと。

エコーマシン等の各種デジタル信号処理装置に使用でき
る。

〔発明の効果〕

以上説明したように１本発明のたたみ込み演算回路線、
たたみ込み演算に係る２組のデータ列を比較的簡単な回
路構成で効率よく制御することによシ、たたみ込み操作
の実時間処理に好適するものである。

【図面の簡単な説明】

第１図はデジタル記録再生装置の基本的な構成を示すプ
キック図、第２図は従来に試案されたたたみ込み演算回
路を示す回路構成図、第３図は本発明のたたみ込み演算
回路に係る第１の実施例を示す回路構成図、第４図は第
３図に示したたたみ込み演算回路の一部の詳細を示す回
路構成図、第５図は第１の実施例の動作を説明するため
のタイミングチャート、第６図は本発明のたたみ込み演
算回路に係る第２の実施例を示す回路構成図、第７図は
第２の実施例の動作を説明するためのタイミングチャー
ト、第８図線本発明のたたみ込み演算回路に係る第３の
実施例を示す回路構成図、第９図及び第１０図は第３の
実施例の動作を説明するためのタイミングチャート、第
１１図は本発明のたたみ込み演算回路に係る第４の実施
例を示す回路構成図１Ｍ１２図は第４の実施例の動作を
説明するためのタイミングチャートである。 ４１・・・累積加算器、４２・・・Ｒ，ＯＭ、４３・・
・３２進カウンタ。 ４５・・・クー）、４６・・・ＲＡＭ、４７・・・８進
町変カウンタ。 ４８　、５７・・・５人力ＡＮＤゲート。 代理人　弁理士　則近憲佑　（ほか１名）第１図 第２図 俤４図 ９

Claims (2)

【特許請求の範囲】
1. （１）共にデジタルな２組のデータ列の互いの要素をな
   す係数データ及び被乗数データを順次液算し加算する累
   積加算手段と、この累積加算手段に供給される前記２組
   のデータ列のうち一方の係数データ列を格納した第１の
   メモリと、他方の被乗数データ列を格納する第２のメモ
   リと、前記第１のメモリに格納された係数データを順次
   読み出すべくそのアドレス指定をなす第１のカウント手
   段と。 前記第２のメモリに被乗数データとなる入力信号を書き
   込む際あるいは前記第２のメモリに格納された被乗数デ
   ータを読み出す際のアドレス指定をなす第２のカウント
   手段と、前記第１のカウント手段の出力が所定値のとき
   前記第２のカウント手段の出力を一時的に変更させる制
   御信号を生成する手段と、前記第２のメモリの作用モー
   ドを指定する信号を生成する手段と、前記第２のメモリ
   が書き込みモードにあるときに入力信号を第２のメモリ
   及び前記累積加算手段に導入する手段とを備えたことを
   特徴とするたたみ込み演算回路。
2. （２）前記第２のカウント手段は前記第１のカウント手
   段をＮ進のカウンタとするとソ、進（＆は自然数）のカ
   ウンタであることを特徴とする特許請求の範囲第１項記
   載のたたみ込み演算回路。