JPS601700A - 擬似スタテイツク・メモリ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は擬似スタティック・メモリ回路に関する。

ダイナミックＲＡＭの内部にリフレッシュ回路を組込ん
で、必要に応じて自動的に内部リフレッシ−を行ない、
見１↓）上スタティックＲＡ　Ｍと同様に外部リフレッ
シ−を行なわないでも使用できるようにした擬似スタテ
ィック・メモリが広く用いられようとしている。

このような擬似スタティック、メモリの内部リフレッシ
ュ回路が正常に動作していることをチェックするため、
従来は、高温または室温の状態で、全メモリセルがフェ
イルとなるホールド時間以上にわたってリフレッシュ動
作を行なわせ（各メモリセルにデータを１込み前記ホー
ルド時間以上たってデータを６売出してみて）、セルデ
ータが保持されていることを確認し、内部リフレッシュ
回路がすべて正常に動作していることをチェックしてい
る。

しかしながら、室温で全メモリセルがフェイルとなるホ
ールド時間は非常に長く（例えば１分）、このホールド
時間以上の長い時間をかけて内部リフレッシュ回路の動
作チェックを行なうことは現実的でない。

また、高温にするとホールド時間が短かくなるためテス
ト時間を短縮することは可能であるが、尚温状態にする
とＢＴ処理（半導体を高温でバイアスをかけた状態で長
時間放随し、信頼性を高める処理）による効果がなくな
る可能性がある。

一方、内部リフレッシュの周期をチェックするためには
、モニタ用端子を設けるか、または適当な端子の電流波
形を観測する必要があるが、標準化されたメモリＩＣに
おいては各入力端子の機能が定められていて、内部リフ
レッシ−周期モニタ用の端子をν「たに設けることは不
可能である。また、電流波形観測による周期の測定を自
動化するのは困難であシ、マニュアル測定では時間がか
がシすぎるという欠点がある。

本発明の目的は、上述の従来の欠点を除去し、短時間内
に内部リフレッシ−回路の動作チェックを可能とし、ま
た外部にモニタ用端子をつけることなく内部リフレッシ
ュ周期の短時間内の測定を可能にする擬似スタティック
メモリ回路を提供するにある。

本発明の回路は、擬似スタティック・メモリにおいて、
第１のワン・ショット・パルス発生器の入力を前記擬似
スタティック・メモリの第１の入力クロック信号に、出
力を第１の接点にそれぞれ接続し、第１のインバータの
入力を一前記第１の接点に、出力を第２の接点にそれぞ
れ接続し、第１の極性をもつ第１のトランジスタのドレ
・ｆンを前記擬似スタティック・メモリの第２の入力ク
ロック信号に、ゲートを前記第１の接点に１ソースを第
３の接点にそれぞれ接続し、Ｈ＜、　２の極性をもつ第
２のトランジスタのドレインを前記第２の人力クロノク
信号に、ゲートを前記第２の接点に、ソースを前記第３
の接点にそれぞれ接に冗し、第ｌのフリップ・フロップ
の入力を前記第３の拌点に接続、する。また第２のイン
バータの入力を前記第２の入力クロック信号に、出力を
第４の接点にそれぞれ接続し、第２のワン・ショット・
パルス発生器の入力を前記擬似スタティック・メモリの
内部クロック信号に、出力を第５の接点にそれぞれ接続
Ｌ　、ｍ３のインバータの入力を前記第５の接点に、出
力を第６の接点にそれぞれ接続し、第１の極性をもつ第
３のトランジスタのドレインを前記第４の接点に、ゲー
トを前記第５の接点に、ソースを第７の接点にそれぞれ
接続し、第２の極性をもつ第４のトランジスタのドレイ
ンを前記第４の接点に、ゲートを前記第６の接点に、ソ
ースを第７の接点にそれぞれ接続し、第２のフリップ・
フロップの入力を前記第７の接点に接続する。さらにＡ
ＮＤ回路の第１の入力を前記第３の接点に、第２の入力
を前記第７の接点に接続し、出力を内部リフレッシ−回
路のテスト回路のテスト信号として使用する。

次に図面を参照して本発明を詳、ｌ’ｌｌＢに説明する
。

第１図は不発１刃の一実施例を示すブロック図である。

本実施例は、センスアンプ１、メモリセルアレー２、Ｉ
ｌｏ　回路３、テークアウトバッファ４、データインバ
ッファ５、Ｘアドレスバッファ６、Ｘデコーダ７、Ｙア
ドレスバッファ８、Ｙデコーダ９、オシレータ１０、タ
イマ１１、リフレッシ−タイミング回路１２、内部リフ
レッシ−アドレスカウンタ１３、ｌもＡＳタイミング回
路１４、ＣＡＳタインミング回路１５、ライトタインミ
ング回路１６およびテストタイミング回路２０を含んで
いる。

以上の中で、テストタイミング回路２０以外は、通常の
擬似スタティック、メモリ回路に一般的に用いられてい
る対応する（・曵能とほぼ同様な機能を有する諸回路よ
りなっている。

テストタイミング回路２０の詳Ａ（１１を第２図に示す
。

この回路２０は、入力か外部のりフレッシー制−件一 御端子几ＦＳＨに接続され、出力か第１の接点Ｎ１に接
続された第１のワンショットパルス発生器Ｏ８１、入力
を第１の接点Ｎ１に、出力を第２の接点Ｎ２に接続され
た第１のインノく一タ■１、ドレインを外部のロウアド
レスストローブ用端子几Ａｓに、ゲートを前記第１の接
点Ｎ１に、ソースを第３の接点Ｎ３にそれぞれ接続され
た第１の極性をもつ第１のトランジスタＱ１、ドレイン
を前記ロウアドレスストローブ用端子ＩＬＡＳに、ゲー
トを前記第２の接点Ｎ２に、ソースを前記第３の接点Ｎ
３にそれぞれ接続された第２の極性をもつ第２のトラン
ジスタＱ２、前記第３の接点Ｎ３に接続された第１のフ
リップ７０ツブＦ／Ｆ１、入力を前記ロウアドレススト
ローブ用ん１子几Ａｓに、出力を第４の接点Ｎ４に接続
された第２のインバータＩ２、この擬似スタティックメ
モリ回路の内部信号であるセンスアンプディネーブル信
号ＳＥに入力が接続され、出力が第５の接点−Ｎ　５に
ｗｈされた第２のワンショットパルス発生器Ｏ８２、前
記第５の接点Ｎ５に入力を、出力を第６の接点Ｎ６に接
続された第３のインバータ■３、ドレインを前記第４の
接点Ｎ４に、ゲートをｍｌ記第５の接点Ｎ５にソースを
第７の接点Ｎ７にそれぞれ接続された第１の極性佑もつ
第３のトランジスタＱ３、ドレインを前記第４の］〆点
Ｎ４に、ゲートを前記第６の接点Ｎ６に、ソースを前記
第７の接点Ｎ７にそれぞれ１安軌された第２の極性全も
つ第４のトランジスタＱ４、＝ｉＪ記第７の接点Ｎ７に
接続された第２の７リツプフロツプＦ／Ｆ２、前記第３
の接点Ｎ３にその一力の入力を、前記第７の接点Ｎ７に
他方の入力を、またその出力がこのテストタイミング回
路２０の出力端子φＴに接続されているアンドゲートＡ
１　ドレインが前記接点Ｎ３に、ゲートが前記タイマ１
１の出力であるリフｔ／ツシュ費求信号ＲＢ’Ｑに、ソ
ースがグラウンド（）ＮＤにそれぞれ接続されている第
１の極性をもつ第５のトランジスタＱ５および、ドレイ
ンが前記第７の接点Ｎ７に、ゲートが前記リフ１／ツシ
一歌求信号ｋＬ　Ｆ　Ｑにソ・−スがグラウンドＧＮＤ
にそれぞれ接続されている第２の極性をもつ第６のトラ
ンジスタＱ６を有している。

妊で、本実施例における内部リフレッシ、回路の動作チ
ェックは下記のように行なわれる。

第２図に示しだテストタイミング回路２０は、その入力
として、外部端子であるリフレッシュ制御端子ＩＬＦＳ
Ｉ（からの信号と、同じく外部端子であるロウアドレス
ストローブ用端子几Ａｓからの信号を含むが、これら二
つの外部端子に、通甜；の動作においては禁止されてい
る組合せの４８号波形をもつ周期Ｉｌｌ　ｔの二つのク
ロックをそれぞれ端子と呼ぶことにしその具体重力波形
については後述する）。

これにより、回路２０の、後に詳述する動作によシ、そ
の出力）°男子φＴＫ周期Ｔｔのテスト信号パルス（以
後これを・パルスφＴとｐｊｌ、ｉぶ）を発付＝させる
。通常の動作においては、端子几Ｐ　Ｓ　１−Ｉ　およ
び端子ＲＡＳにこのような組合せのイ菖号・を加えるこ
とは禁止されているので、このパルスφ↑の発生により
正常動作が乱されることはない。

さて、このパルスφＴは、ＲＡＳタイミンク回路１４、
ＣＡＳタイミニ／グ回路１５およびリフレッシュタイミ
ング回路１２に供給され、下記のような１０１朧（１ケ
行なう。

すなわち、外部のｊ込指定ｈ−ｊ号端子νＶＥに加えら
れた信号が彬込指定であるときに、パルスφＴが現われ
ると、データ入力端子ＤＩＮに加えられたデータを、デ
ータバッファ５、■１０回銘３を介してメモリセルアレ
ー２に旧込むように制御卸される。ＲＡＳタイミング回
路１４、ＣＡＳタイミング回路１５およびリフレッシュ
タイミング回路１２は、パルスφＴが現われると、その
時点における内部リフレッシュアドレスカウンタ１３の
内容を、Ｘアドレスバッファ６を介し１Ｘデコーダ７に
加えてデータを偶き込むべきメモリセルアレー２のＸア
ドレス（ロウアドレス）を指定し、それとともにアドレ
スカウンタ１３０同じ内容なＹアドレスバッファ８を介
してＹデコーダ９に加えてメモリセルアレー２の誓す込
むべ＠ＹＸアドレスコラムアドレス）を指定する。さら
にセンスイネーブル信号ＳＥを発生してセンスアンプ［
に供給し、これをイネーブルして前記データの指定され
たアドレスに対する畳込み奢・実行する。次に、内部リ
フレッシュアドレスカウンタ１３が１）どけ更やｒされ
、乙ように制御する。

従っ−ＣＸｉ　４、ダ（−込むべきデータを端子ＤＩＮ
に加え、端子ＶＶｌｆｌをｉｌ′込み指定とし、パルス
φＴ奢つぎつぎに発生させると、メモリセルアレー２の
中のＸアドレス−Ｘアドレスであるようなすべてのアド
レスに、つき゛つぎにデータな腎込むことができる。

また、端子ＷＥを読出し指定とし、パルスφＴをつぎつ
ぎに発生させると、上述と殆んど同様な動作によシ、メ
モリセルアレー２の中のＸアドレス＝Ｙアドレスである
ようなアドレスにあるすべてのデータをつぎつぎにデー
タアウトバッファ４を介して出力データ端子Ｄ　ＯＵＴ
に読出すことができる。

そこで、例えば、最初に端子Ｄｎａ”　１　”に、また
端子ＷＥを書込指定としてパルスφＴをつぎつぎに発生
させ、メモリセルアレー２の中のＸアドレス−Ｘアドレ
スであるすべてのアドレスに′１″を書き込む。

次に、通常の読出し動作によシ外部からＸアドレス−Ｘ
アドレスであるようなアドレス指定の信号を加え、Ｘア
ドレス＝Ｙアドレスであるようなメモリセルアレー２の
中のすべてのアドレスの内容をつぎつぎに読出し、これ
らにすべて′１″′が書き込まれたことをチェックする
。

次に、端子ＤＩＮをパ０′″に、壕だ端子Ｗ百を再び１
込指定として、パルスφＴをつぎつぎに発生させ、メモ
リセルアレー２の中のＸアドレス＝Ｙアドレスであるす
べてのアドレスの前回書き込まれた１”をｔｔ　Ｏｎに
１：き変える。

次に再び、通常の読出し動作により、外部からＸアドレ
ス＝Ｙアドレスであるようなアドレス指定の信号を加え
、メモリセルアレー２の中のＸアドレス＝Ｙアドレスで
あるようなすべてのアドレスの内容をつぎつぎに読出し
、これらがすべて′０″に岩き変えられたことをチェッ
クする。

以上に述べた、パルスφ７を用いての、メモリセルアレ
ー２に対する書込みは、内部リフレッシ−を行なうだめ
の諸回路を用いて行なわれたものであシ、上に述べたチ
ェックの結果、エラーが生じなければ内部リフレッシュ
を行なうだめの諸回路が正常に動作していることの証拠
となる。

しかも、これを行なうに要する時間は、６４にビットの
メモリの場合でもわずか数ミリセカンドで済ませること
ができるという利点がある。

次に、内部リフレッシュ周期のチェックは以下のように
して行なうことができる。

上述のようにしてパルスφＴを用いて容易に正席動作の
チェックができるが、後述するように、このパル２４丁
は、テストタイミング回路２０のリフレッシュ制御端子
ＩｔＦＳＨおよびロウアドレスストローブ用端子凡Ａｓ
に加える前述の外部クロックの周期Ｔｔが、内部リフレ
ッシ−の周期ｌ１ｌｒ（タイマ１１で発生されるリフレ
ッシュ保求パルスＲ１１ｉ”Ｑの周期）よシも短かい場
合には、後述するように、回路２０内におけるリセット
が外部クロックの各周期ごとに正′帛に行なわれなくな
るため、上述のＸアドレス−Ｙアトｌ／スに対する畳き
込み動作か正常にできなくなる。

一力、外部クロックの周期Ｔｔが、内部リフレッシ−の
周期１ｒ、よりも長い場合には、前述の１込動作が正常
に行なわれる。

従って、外部クロックの周期ｌ１ｌｔをつぎつぎに変え
て、上述の書込み読出しテストを行ない、この１き込み
読出しテストに失敗した周期と成功した周期との境界値
から内部リフレッシュ周期を測定できる。

このような方式による内部リフレッシュ周期の測定は、
容易に自動化することが可能であり、これをめるために
例えは上述の書込み胱出しテストを２０回周期を変えて
サーチしても１００〜・２００７ｊ１８ｅＣで済ませる
ことができるという利点がある。

さて次に、上述のパルスφＴを発生させるテストタイミ
ング回路２０の動作を第２゛図および第３図を参照して
説明する。

第３図は、回路２０の動作を説明するタイミン　。

グ図である二 外部のリフレッシュ制御端子ＲＦＳＨおよこドロウアド
レスストローブ用端子ＲＡＳに第３図で示されるような
相互関係をもつ二つの外部クロックであるクロックＲＦ
　Ｓ　ＨおよびクロックＲＡＳをそれぞれ加える。この
クロックＲＦ８Ｈの立ち下り前縁からクロックＲＡＳの
立ち下り前縁までの時間間隔は約１００ｎｓｅｃ＠１度
とするＯ 通常の使用−においてはこの両者は間隔は約１０μｓｅ
ｃ程反以上と規定されておシ、従って、通常の使用にお
いては以下に説明するノ（ルスφＴを発生して正常動作
に誤動作を与えるようなことはない。

さて、第２図において、クロック１（、Ｐｓｉ（がＩｔ
　１１＋からＩＩ　ＯＩＩに変化すると、ワンショット
パルス発生器Ｏ８１により接点Ｎ１にワンショットパル
スが生ずる（第３図Ｎｌ）。これはイン１＜’　−タ１
１で反転されて接点Ｎ２にもワンショットパルスを生ず
る。

接点Ｎｉ、Ｎ２にワンショットパルスが出ている間トラ
ンジスタＱｌ、Ｑ２がオンし、クロックＲＡＳの’　１
　”　（この時点ではクロックｌ（、Ａｓはパ１”）を
接点Ｎ３にとり込みノリツブフロップＦ／Ｆ１　を１”
にセットする（第３図Ｎ３）。

次にセンスアングイネーブル信号ＳＥかパ１”になると
（１ｇ号Ｓ　ＥはクロックＲＡＳの立ち下り前線から約
５０ｎｓｅｃ程度おくれで生成される内部信号）、フン
シ讐ットパルス発生器０８２によシ接点Ｎ５にワンショ
ットパルスが生ずる（第３図Ｎ５）。これはインバータ
エ３で反転されて接点Ｎ６にもワンショットパルスが生
ずる。

接点Ｎ５．Ｎ６にワンショットパルスが出ている間トラ
ンジスタＱ３．Ｑ４がオンし、クロックＲＡＳの反転信
号の１”（この時点ではクロックＲＡＳはＩＩ　Ｏ″で
その反転信号が°゛１″になる）を接点Ｎ７にとり込み
フリップフロップＦ／Ｆ　２を１″にセットする（第３
図Ｎ７）。

接点Ｎ３および接点Ｎ７がともに１”になると、アンド
ゲートＡの出力端子φＴがＩＩ　１７＋になる（第３図
φＴ）。

次にタイマ１１からの内部リフレッシュを信号ＲＦＱが
現われると、フリップフロップＦ／Ｆ　１およびノリツ
ブフロップＦ／Ｆ２は“０″にリセットされ、従って出
力端４φＴが０”に戻り、こうして前述のパルスφＴが
生成される。

上述のように、外部のリフレッシュ制御端子１ＬＦ８Ｈ
およびロウアドレスヌトローブ用端子１（Ａｓにそれぞ
れ周期Ｔｔをもち第３図に示すような相互関係を有する
二つのクロックＲＦＳＨおよびＲＡＳを加えることによ
シ、同じ周期Ｔｔをもつパルスφτを生成することがで
きる。

なお、上述の説明で明らかなように、タイマ１１で生成
される内部リフレッシ−徴求信号ＲＦ　Ｑの周期Ｔｒに
対し、ＴｔくＴｒの場合にはＴ、の周期内に全くリセッ
トが行なわれない区間が生じ、正常な周期のパルスφＴ
が生成されなくなる。

これを利用して前述のようにしで内部リフレッシュ周期
Ｔｒｆｆｉ測定することができる。

なお、ここで用いるフリップフロップＦ／Ｆ　ｌおよび
Ｆ／Ｆ２は、それぞれ接点Ｎ３およびＮ７のフローティ
ング防止用で、第４１図に示すフリップフロップ回路を
用いることができる。

第４図において、トランジスタＱ７とＱ９とは同じＰ復
極性を有し、トランジスタＱ８とＱＩＯとはそれと反対
のＮ型極性を有するトランジスタである。トランジスタ
Ｑ７とＱ８のドレインは共通に接続され、これがトラン
ジスタＱ９とＱＩＯの共通に接続されたゲートに接続さ
れ、またトランジスタＱ９とトランジスタＱＩＯの共通
に接続されたドレインは、トランジスタＱ７とトランジ
スタＱ８の共通に接続されたゲートに接続され、この接
点が、このフリップフロップ回路の入力接点Ｎ３’！た
はＮ７として使用される。例えばこの接点が第２図の接
点Ｎ３として使用される場合には、トランジスタＱ９お
よびＱＩＯの動作％、流は、トランジスタＱｌ、Ｑ２お
よびＱ５等の動作電流の１／１０程度に選ぶことによっ
て前述のフローティング防止用として使用することがで
きる。

なお、第１図に示した構成は、本発明の一実施例を示し
たものにすぎず、本発明は何もこれに限定されるもので
ｂ、ない。

また前述の内部リフレッシュ回路の動作チェックは、φ
゛Ｔによる書込み動作を利用したがこれは一例にすぎず
、例えは、φＴによる軟、出し動作をオＵ用して行なう
ようにすることもできる。

以上述べたように、本発明を用いると室Ｃ晶において短
時間内に内部リフレッシ−回路の動作チェックを可能に
し１、また内部リフレッシ−周期の短時間内における自
動測定を可能にするような擬似スタティック・メモリ回
路を提供することができる。

これによシ擬似スタティック・メモリ回路の信頼性の向
上と生産の効率化とを達成できる。

【図面の簡単な説明】

第１図は本発明の一実施例を示すブロック図、第２図は
本実施例に用いられるテストタイミング回路の詳細を示
す回路図、第３図はテストタイミング回路のｌｊ１作を
説明するためのタイミンクチャートおよび第４図は前記
タイミング回路で使用されるフリップフロップの詳細を
示す回路図である。 図において、 １・・・・・・センスアンプ、２・・・・・・メモリセ
ルアレー、３・・・・・・Ｉ１０回路、４・・・・・・
データアウトバッファ、５・・・・・・データインバツ
アア、６・・・・・・Ｘアドレスバッファ、７・・・・
・・Ｘデコーダ、８・・・・・・Ｙアドレスバッファ、
９・・・・・・Ｘデコーダ、１０・・・・・・オシレー
タ、１１・・・・・・タイマ、１２・・・・・・リフレ
ッシュタイミング回路、１３・・・・・・内部リフレッ
シュアドレスカウンタ、１４・・・・・・１ＬＡ８タイ
ミング回路、１５・・・・・・ＣＡ８タイミング回路、
１６・・・・・・ライトタイミング回路、２０・・・・
・・テストタイミング回路、（ＪＳＩ。 ０８２・・・・・・ワンシ１ットバルス発生器、ｌｌ、
■２゜Ｉ３・・・・・・インバータ、Ｆ／Ｆ１１Ｆ／■
゛２・・・・・・フリップ７０ツブ、Ｑ１〜ＱＩＯ・・
・・・・トランジスタ、Ａ・・・・・・アンドゲート。 ・−一）。 １　− 代理人　弁理士　内　原　背、１．．１Ｎ５ 第２図 ６９５

Claims (1)

【特許請求の範囲】
1. （１）擬似スタティック・メモリにおいて、第１のワン
   ・シロット・パルス発生器の入力を前記擬似スタティッ
   ク・メモリの第１０入カクロツク伯号に、出力を第１の
   接点にそれぞれ接続し、第１のインバータの入力を前記
   第１の接点に、化スタティック・メモリの第２の入力フ
   ロック信号に、ゲートを前記第１の接点に、ソースを第
   ３の接点にそれぞれ接続し、第２の極性をもつ第２のト
   ランジスタのドレインを前記第２の入力クロック信号に
   、ゲートを前記第２の接点に、ソースを前記第３の接点
   にそれぞれ接続し、第１のクリップ・フロップの入力を
   前記第３の接点に接続する。また、第２のインバータの
   入力を前記第２の入力クロック信号に、出力を第４の接
   点にそれぞれ接続し、第２のワン・ショットパルス発生
   器の入力を前記擬似スタブイック・メモリの内部クロッ
   ク信号に、出力を第５の接点にそれぞれ接続し、第３の
   インバータの入力を前記第５の接点に、出力を第６の接
   点にそれぞれ接続し、第１の極性をもつ第３のトランジ
   スタのドレインを前記第４の接点に、ケートを前記第５
   の接点に、ソースを第７０括点にそれぞれ接続し、第２
   の極性をもつ第４のトランジスタのドレインを前記第４
   の接点に、ゲートを前記第６の接点に、ソースを第７の
   俤点にそれぞれ接続し、第２の７リツプ・フロップの入
   力を前記第７の接点に接続する。さらにＡＮＤ回路の第
   １の入力を前記第３の接点に、８ｉＩ！２０入力を前記
   第７の接点に接続し、出力を内部リフレッシュ回路のテ
   スト回路のテスト信号として使用することを特徴とする
   擬似スタティック・メモリ回路。 性をもつ第５のトランジスタのドレインを前記第３の接
   点に、ゲートをタイマの出力であるリフレッシュ要求信
   号に、ソースをＧＮＤにそれぞれ接続し、また第１の極
   性をもつ第６のトランジスタのドレインを前記第７の接
   点に、ゲートを前記リフレッシ−袂求伯号に、ソースを
   ＧＮＤにそれぞれ接続し、テスト回路をタイマ