JPS60173794A - メモリ−のリフレツシユ方式 - Google Patents
メモリ−のリフレツシユ方式Info
- Publication number
- JPS60173794A JPS60173794A JP59029322A JP2932284A JPS60173794A JP S60173794 A JPS60173794 A JP S60173794A JP 59029322 A JP59029322 A JP 59029322A JP 2932284 A JP2932284 A JP 2932284A JP S60173794 A JPS60173794 A JP S60173794A
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- JP
- Japan
- Prior art keywords
- memory
- cpu1
- terminal
- signal
- refresh
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000015654 memory Effects 0.000 title claims abstract description 48
- 230000001360 synchronised effect Effects 0.000 claims abstract description 4
- 238000000034 method Methods 0.000 claims description 9
- 239000003292 glue Substances 0.000 claims 1
- 230000000630 rising effect Effects 0.000 description 3
- 239000013256 coordination polymer Substances 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000006870 function Effects 0.000 description 2
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は擬似スタティックＲＡＭ （随時読出し書込み
メモリ）、ダイナミックＲＡＭ等 リフレッシュを要す
るメモリーのリフレッシュ方式に関し、簡潔な回路構成
で足りるメモリーのりフレッシュ方式を提案するもので
ある。
メモリ）、ダイナミックＲＡＭ等 リフレッシュを要す
るメモリーのリフレッシュ方式に関し、簡潔な回路構成
で足りるメモリーのりフレッシュ方式を提案するもので
ある。
マイクロコンピュータシステム等において擬似スタティ
ックＲＡＭ 、グイナミソクｌ？ＡＭを使用する場合に
は、これらＲＡＭを一定周期でリフレッシュする必要が
あり、制御が複雑であり、また難しい。
ックＲＡＭ 、グイナミソクｌ？ＡＭを使用する場合に
は、これらＲＡＭを一定周期でリフレッシュする必要が
あり、制御が複雑であり、また難しい。
従って一般にはこのリフレッシュのためにＲＡＭ制御用
ＬＳＩを使用するが、極めて高価につく。また一部のマ
イクロプロセッサにはダイナミックＲＡＭ制御用端子を
備えて、リフレッシュの制御を容易ならしめたものがあ
るが、一般的ではない。
ＬＳＩを使用するが、極めて高価につく。また一部のマ
イクロプロセッサにはダイナミックＲＡＭ制御用端子を
備えて、リフレッシュの制御を容易ならしめたものがあ
るが、一般的ではない。
゛ 本発明は斯かる事情に鑑みてなされたものであり、
上述の如きダイナミックＲＡＭ制御用端子を備えていな
いマイクロプロセッサに適用でき、高価なＬＳＩを用い
ることなく簡潔な回路構成でリフレッシュ制御を行なえ
るメモリーリフレッシュ方式を提供することを目的とす
る。
上述の如きダイナミックＲＡＭ制御用端子を備えていな
いマイクロプロセッサに適用でき、高価なＬＳＩを用い
ることなく簡潔な回路構成でリフレッシュ制御を行なえ
るメモリーリフレッシュ方式を提供することを目的とす
る。
本発明に係るメモリーのリフレッシュ方式は中央処理装
置のメモリーアクセスサイクル中にメモリーのりフレッ
シュタイミングを含ませる一方、中央処理装置のクロッ
クに同期するクロックを計数するカウンタを設け、メモ
リーアクセスが行われない間には該カウンタの計数値に
基づいてリフレッシュを行わせることを特徴とする。
置のメモリーアクセスサイクル中にメモリーのりフレッ
シュタイミングを含ませる一方、中央処理装置のクロッ
クに同期するクロックを計数するカウンタを設け、メモ
リーアクセスが行われない間には該カウンタの計数値に
基づいてリフレッシュを行わせることを特徴とする。
以下本発明をその実施例を示す図面に基づいて詳述する
。第１図は本発明方式に係るマイクロコンピュータシス
テムの要部を黙示するブロック図であり、ＣＰＵ （中
央処理装置）１としてインテル製８０８６、メモリー２
として日本電気製擬似スタティックＲＡＭ μＰＩ］４
１６８Ｇを備えている。
。第１図は本発明方式に係るマイクロコンピュータシス
テムの要部を黙示するブロック図であり、ＣＰＵ （中
央処理装置）１としてインテル製８０８６、メモリー２
として日本電気製擬似スタティックＲＡＭ μＰＩ］４
１６８Ｇを備えている。
ＣＰＵ Ｉばアドレス信号をラソヂ回ＩＩδ４．アドレ
スバス３を介してメモリー２へ与える。またデータはデ
ータバス５を介してＣＰＵ １からメモリー２へ与えら
れ、またメモリー２から読出されてＣＰＵ１へ読込まれ
る。
スバス３を介してメモリー２へ与える。またデータはデ
ータバス５を介してＣＰＵ １からメモリー２へ与えら
れ、またメモリー２から読出されてＣＰＵ１へ読込まれ
る。
ＣＰＵ １のリード端子面はメモリー２のアウトプット
イネーブル端子面に接続されており、Ｔｈｏをローレベ
ルとしたときにメモリー２からの読出しが行なえるよう
になっている。
イネーブル端子面に接続されており、Ｔｈｏをローレベ
ルとしたときにメモリー２からの読出しが行なえるよう
になっている。
ＣＰＵ １のアドレス・ランチ・イネーフ′ルθ尚子へ
ＬＥばランチ回路４及びシフトレジスタ６に接続されて
おり、ＣＰＵ １ばメモリー２をアクセスする場合には
端子ＡＬＥをハイレベルとする。ＣＩ）ＩＩ １はアド
レス信号とデータとを時分割出力しているが、アドレス
信号を出力するタイミングにて端子ＡＬＥをハイレベル
としてランチ回路４にこのアドレス信号をラッチさせる
。本発明方式でば端子ＡＬＥ出力をシフ１−レジスタ６
へ入力信号として与えており、該シフトレジスタ６には
クロック発振８７が出力するクロック信号をシフトパル
スとして与えている。
ＬＥばランチ回路４及びシフトレジスタ６に接続されて
おり、ＣＰＵ １ばメモリー２をアクセスする場合には
端子ＡＬＥをハイレベルとする。ＣＩ）ＩＩ １はアド
レス信号とデータとを時分割出力しているが、アドレス
信号を出力するタイミングにて端子ＡＬＥをハイレベル
としてランチ回路４にこのアドレス信号をラッチさせる
。本発明方式でば端子ＡＬＥ出力をシフ１−レジスタ６
へ入力信号として与えており、該シフトレジスタ６には
クロック発振８７が出力するクロック信号をシフトパル
スとして与えている。
シフトレジスタの第１．２．３桁の出力ＯＡ、ＱＢ。
ＯＣのうちＯＢとＯＣとはＮＯＲゲート９の２人力とし
ており、その出力をメモリー２のチップイネーブル端子
■へ与えている。
ており、その出力をメモリー２のチップイネーブル端子
■へ与えている。
クロック発振器７の出力はＣＰ［Ｉ １のクロック端子
ＣＬＫへ与えられ、ＣＰＵ １ばこれに基づき動作する
。更にクロック発振器７の出力はカウンタ８の計数入力
端子ＣＫへ計数対、称入力として与えられる。
ＣＬＫへ与えられ、ＣＰＵ １ばこれに基づき動作する
。更にクロック発振器７の出力はカウンタ８の計数入力
端子ＣＫへ計数対、称入力として与えられる。
前記端子ＡＬＥの出力はＯＲゲー１へ１０を介してカウ
ンタ８のロード端子ＬＤに与えられる。カウンク８番よ
ロード端子ＬＤがハイレベルである間にお番するクロッ
ク信号の立上りタイミングでデータ入力端子ＤＩに与え
られている数値をロードし、また計数イ直をリセットす
る。カウンタ８は計数入力？１ｍ子ＧＫへ入力されるク
ロック信号のパルス数を１コードされた数だけ計数する
と出力端子Ｒｅから７マルス信号を出力するブリセット
機能を有するものである。端子ＲＣからのパルス出力は
ＯＲゲー目０を介してロード端子ＬＤへ与えられ、また
ＮＯＲゲート１１へ与えられる。ＮＯＲゲー目１にはシ
フトレジスタ６の１Ｊｊ）ｊＱＣも与えられており、Ｎ
ＯＩ？ゲート１１出力６よメモ１ノー２のリフレッシュ
端子好■に与えられるようＧこなしである。
ンタ８のロード端子ＬＤに与えられる。カウンク８番よ
ロード端子ＬＤがハイレベルである間にお番するクロッ
ク信号の立上りタイミングでデータ入力端子ＤＩに与え
られている数値をロードし、また計数イ直をリセットす
る。カウンタ８は計数入力？１ｍ子ＧＫへ入力されるク
ロック信号のパルス数を１コードされた数だけ計数する
と出力端子Ｒｅから７マルス信号を出力するブリセット
機能を有するものである。端子ＲＣからのパルス出力は
ＯＲゲー目０を介してロード端子ＬＤへ与えられ、また
ＮＯＲゲート１１へ与えられる。ＮＯＲゲー目１にはシ
フトレジスタ６の１Ｊｊ）ｊＱＣも与えられており、Ｎ
ＯＩ？ゲート１１出力６よメモ１ノー２のリフレッシュ
端子好■に与えられるようＧこなしである。
次にこれらの回路の動作につき説明する。第２図（イ）
に示ずようにクロ・ツク発振器７にて出力されるクロッ
ク信号に基づいて動作するＣＰＵ１＆よメモリーをアク
セスする場合には端子へＬＥからノマルス〔第２図（ロ
）〕を出力する。これＧこまってアドレス信号はランチ
回路４にう・ノチされる一方、シフトレジスタ６におい
ては次のクロ・ツクの立上りタイミングにて出力〇八〔
第２図（〕＼）〕が立上り、以後クロックによってＱＢ
、ＱＣとシフトされていく 〔第２図（ニ） （ホ）〕
。そうするとＱＢ、口Ｃがハイレベルとなっている間、
ＮＯＲゲー１−１１出力、即ちメモリー２のチップイネ
ーブル端子面はローレベルとなる〔第２図（へ）〕。
に示ずようにクロ・ツク発振器７にて出力されるクロッ
ク信号に基づいて動作するＣＰＵ１＆よメモリーをアク
セスする場合には端子へＬＥからノマルス〔第２図（ロ
）〕を出力する。これＧこまってアドレス信号はランチ
回路４にう・ノチされる一方、シフトレジスタ６におい
ては次のクロ・ツクの立上りタイミングにて出力〇八〔
第２図（〕＼）〕が立上り、以後クロックによってＱＢ
、ＱＣとシフトされていく 〔第２図（ニ） （ホ）〕
。そうするとＱＢ、口Ｃがハイレベルとなっている間、
ＮＯＲゲー１−１１出力、即ちメモリー２のチップイネ
ーブル端子面はローレベルとなる〔第２図（へ）〕。
またＱＣがハイレベルとなっている間ＮＯＲゲー１−１
１出力、即ちメモリー２のリフレ・ノシュ端子■■はロ
ーレベルとなる〔第２図（ト）〕。ツマリメモリーアク
セスサイクル中にメモリー２のりフレッシュが行われる
のである。
１出力、即ちメモリー２のリフレ・ノシュ端子■■はロ
ーレベルとなる〔第２図（ト）〕。ツマリメモリーアク
セスサイクル中にメモリー２のりフレッシュが行われる
のである。
さて、この種のメモリーは一般に１５μｓに１回のりフ
レッシュを要するのであるが、ＣＰＵ １が１１八しＴ
命令その他の命令によりそれ以上の時間に亘ってメモリ
ー２をアクセスしないことがある。本発明ではこれをカ
ウンタ８の働きによって解決している。即ちメモリーア
クセスが行りれ、端子ＡＬＥからパルス信号が出ていた
ときにカウンタ８の端子ＬＤはハイレベルとなって、次
のクロック信号の立上りにて端子ＤＩに与えられている
数値がセントされる〔第３図（イ） （ロ）〕。この数
値は１５μｓ÷クロック信号の周期の商Ｐとしておく。
レッシュを要するのであるが、ＣＰＵ １が１１八しＴ
命令その他の命令によりそれ以上の時間に亘ってメモリ
ー２をアクセスしないことがある。本発明ではこれをカ
ウンタ８の働きによって解決している。即ちメモリーア
クセスが行りれ、端子ＡＬＥからパルス信号が出ていた
ときにカウンタ８の端子ＬＤはハイレベルとなって、次
のクロック信号の立上りにて端子ＤＩに与えられている
数値がセントされる〔第３図（イ） （ロ）〕。この数
値は１５μｓ÷クロック信号の周期の商Ｐとしておく。
そうするとメモリーアクセスサイクルにあっては計数値
は端子ＡＬＥ又はＬＤがハイレベルになる都度Ｏとされ
、カウンタ８の出力端子ＲＣはハイレー、ルにはならな
い。これに対してメモリーアクセスが行われている場合
はクロック信号８１数値はＰよりも大となって端子ＲＣ
ばハイレベルとなり 〔第３図（ハ）〕、これによって
メモリー２の端子■而はローレベルとなる。つまりメモ
リーアクセスが行われていない間にあっても略１５μｓ
ごとにリフレッシュが行われるのである。
は端子ＡＬＥ又はＬＤがハイレベルになる都度Ｏとされ
、カウンタ８の出力端子ＲＣはハイレー、ルにはならな
い。これに対してメモリーアクセスが行われている場合
はクロック信号８１数値はＰよりも大となって端子ＲＣ
ばハイレベルとなり 〔第３図（ハ）〕、これによって
メモリー２の端子■而はローレベルとなる。つまりメモ
リーアクセスが行われていない間にあっても略１５μｓ
ごとにリフレッシュが行われるのである。
以上のように本発明方式ではメモリーアクセスサイクル
ではこのサイクル内にリフレッシュを組入れており、メ
モリーアクセスがない間にはカウンタ出力によってリフ
レッシュを行わせる。そしてこのカウンタのクロック、
つまり計数対象信号をＣＰＵ １のそれと共通としてお
り、またメモリーザイクルの初めを示す信号（端子ＡＬ
Ｅ出力）をもってカウンタ８を初期設定すべくなしであ
るので、カウンタ８から出力されるリフレッシュ信号（
ＲＣ出力）がメモリーサイクル内に入らず、またカウン
タ８がリフレッシュ信号を出している間にＣＰｕ１のメ
モリーザイクルが初まって端子ＡＬＥがハイレベルとな
ったとしてもカウンタ８はＣＰＵ １と共通のクロック
信号に同期しているから、リフレッシュ信号はクロック
の１周期分出力される。
ではこのサイクル内にリフレッシュを組入れており、メ
モリーアクセスがない間にはカウンタ出力によってリフ
レッシュを行わせる。そしてこのカウンタのクロック、
つまり計数対象信号をＣＰＵ １のそれと共通としてお
り、またメモリーザイクルの初めを示す信号（端子ＡＬ
Ｅ出力）をもってカウンタ８を初期設定すべくなしであ
るので、カウンタ８から出力されるリフレッシュ信号（
ＲＣ出力）がメモリーサイクル内に入らず、またカウン
タ８がリフレッシュ信号を出している間にＣＰｕ１のメ
モリーザイクルが初まって端子ＡＬＥがハイレベルとな
ったとしてもカウンタ８はＣＰＵ １と共通のクロック
信号に同期しているから、リフレッシュ信号はクロック
の１周期分出力される。
以上の如き本発明方式による場合は簡潔な構成の回路に
よりメモリーのりフレッシュが可能となる。またＣＰ［
Ｉのクロックに基づいてリフレッシュ制御をするのでリ
フレッシュの競合が生じない。
よりメモリーのりフレッシュが可能となる。またＣＰ［
Ｉのクロックに基づいてリフレッシュ制御をするのでリ
フレッシュの競合が生じない。
そして高価なＩ？ＡＭ制御用ＬＳＩが不要であり、また
一般的な構成のＣＰＵを有するコンピュータシステムに
広く適用できる等、本発明は優れた効果を奏する。
一般的な構成のＣＰＵを有するコンピュータシステムに
広く適用できる等、本発明は優れた効果を奏する。
第１図は本発明に係るマイクロコンピュータシステムの
要部を黙示するブロック図、第２図、第３図は動作説明
のためのタイムチャートである。 １・・・ＣＰＩＩ ２・・・メモリー ６・・・シフ１
−レジスフ７・・・クロック発振器 ８・・・カウンタ
特 許 出願人 三洋電機株式会社 イ℃理人 弁理士 河 野 登 夫 （イＩｃＬに −一一旦一 菟 ２ 図 事αき一ビ１．ト レ （１）ＬＤｆｌ （八） ＲＣ 弗 ３ 図
要部を黙示するブロック図、第２図、第３図は動作説明
のためのタイムチャートである。 １・・・ＣＰＩＩ ２・・・メモリー ６・・・シフ１
−レジスフ７・・・クロック発振器 ８・・・カウンタ
特 許 出願人 三洋電機株式会社 イ℃理人 弁理士 河 野 登 夫 （イＩｃＬに −一一旦一 菟 ２ 図 事αき一ビ１．ト レ （１）ＬＤｆｌ （八） ＲＣ 弗 ３ 図
Claims (1)
- １、 中央処理装置のメモリーアクセスサイクル中にメ
モリーのりフレッシュタイミングを含ませる一方、中央
処理装置のクロックに同期するクロックを計数するカウ
ンタを設番ノ、メモリーアクセスが行われない間には該
カウンタの計数値に基づいてリフレッシュを行わせるこ
とを特徴とするメモリーのりフレッシュ方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59029322A JPS60173794A (ja) | 1984-02-17 | 1984-02-17 | メモリ−のリフレツシユ方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59029322A JPS60173794A (ja) | 1984-02-17 | 1984-02-17 | メモリ−のリフレツシユ方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60173794A true JPS60173794A (ja) | 1985-09-07 |
Family
ID=12272986
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59029322A Pending JPS60173794A (ja) | 1984-02-17 | 1984-02-17 | メモリ−のリフレツシユ方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60173794A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61222091A (ja) * | 1985-03-12 | 1986-10-02 | Fujitsu Ltd | ダイナミツクメモリのリフレツシユ方式 |
-
1984
- 1984-02-17 JP JP59029322A patent/JPS60173794A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61222091A (ja) * | 1985-03-12 | 1986-10-02 | Fujitsu Ltd | ダイナミツクメモリのリフレツシユ方式 |
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