JPS6259328B2 - - Google Patents
Info
- Publication number
- JPS6259328B2 JPS6259328B2 JP58121100A JP12110083A JPS6259328B2 JP S6259328 B2 JPS6259328 B2 JP S6259328B2 JP 58121100 A JP58121100 A JP 58121100A JP 12110083 A JP12110083 A JP 12110083A JP S6259328 B2 JPS6259328 B2 JP S6259328B2
- Authority
- JP
- Japan
- Prior art keywords
- latch circuit
- output
- prom
- address
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 238000001514 detection method Methods 0.000 claims description 10
- 238000005070 sampling Methods 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 230000006870 function Effects 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
Landscapes
- Position Input By Displaying (AREA)
Description
（利用分野）
本発明は、ワードプロセツサ、パソコン等で使
用されるポインテイング デバイスの位置検出回
路に関するものである。 （従来技術） 従来、ポインテイング デバイスの位置指示装
置として、特開昭51−83737号公報に示されてい
る様な、通称マウスと呼ばれるもの、あるいは船
等で利用されているトラツクボール等が、ワード
プロセツサ等に使用されている。 第１図は、従来の位置検出回路のブロツク図、
第２図は、その主要部の信号のタイムチヤートを
示す。 第１図において、１はラツチ回路である。ま
た、２はラツチ回路１の出力信号をデコードし、
アツプ（UP）信号またはダウン（DOWN）信号
をカウンタ３に出力する。カウンタ３はアツプ信
号またはダウン信号が入力してくると、１ずつカ
ウントをアツプまたはダウンする。ラツチ回路１
およびカウンタ３はクロツクに同期して動作し、
カウンタ３の出力は図示されていないCPUへ送
られる。 次に、第１図の従来例の動作を説明する。 ラツチ回路１に、第２図ａに示されているよう
な順方向の信号XAおよびXB、または逆方向の信
号XA′およびXB′が入力してくると、ラツチ回路
１はクロツクでこれを取り込む。そして、その取
り込んだ信号をデコーダ２に出力する。この時の
信号の波形は第２図ａまたはｂのa1およびa3のよ
うになる。また、ラツチ回路１は前記信号a1およ
びa3を次のクロツクでサンプルして、デコーダ２
に出力する。この時の信号の波形は、同図ａまた
はｂのa2およびa4のようになる。 ここにデコーダ２は、第３図に示されているよ
うな回路で構成されている。したがつて、入力
a1，a2，a3，a4に（１、０、０、０）、（１、１、
１、０）、（０、１、１、１）および（０、０、
０、１）のパターンの信号が入力した時、アツプ
の信号を出力する。一方、入力a1，a2，a3，a4に
（０、０、１、０）、（１、０、１、１）、（１、
１、０、１）および（０、１、０、０）のパター
ンの信号が入力すると、ダウンの信号を出力す
る。 再び第１図に戻つて説明する。デコーダ２か
ら、アツプ信号またはダウン信号が出力される
と、それに同期して、カウンタ３はインクリメン
トまたはデクリメントする。その時のタイミング
は第２図ａおよびｂに示されている通りである。 CPUは、通常、このカウンタ３のカウント値
を読み取り、現在の位置からの相対値でCRT上
に位置表示を行なつている。 なお、上記の説明は、進む距離は信号XA，XB
またはXA′，XB′の立上りと立下りの両方で計数
するようにしたが、XA，XB、またはXA′，
XB′の立上り又は立下りの計数で行なわれる例も
ある。また、上記の説明は、Ｘ方向のみについて
行なわれたが、Ｙ方向にも全く同様の位置検出回
路が設けられることは当然である。 上記のことから明らかなように、従来の位置検
出回路は、デコーダ２に多くのゲートが必要であ
り、またカウンタが必要となるので、回路の素子
数が多く、構成が複雑になると共に、製造コスト
が高くなるという欠点があつた。 （目的） 本発明の目的は、上記した従来技術の欠点を改
良し、単純な構成で、かつ安価な位置検出回路を
提供することにある。 （概要） 前記の目的を達成するために、本発明は、位置
検出回路を、PROMとラツチ回路を用いて構成し
た点に特徴がある。 （実施例） 以下に、本発明を実施例によつて説明する。第
４図は本発明の一実施例のブロツク図を示す。図
において、１は第１図と同様のラツチ回路、４は
PROM（プログラマブル リード オンリ メモ
リ）、５はラツチ回路である。 本実施例においては、ラツチ回路１の出力a1〜
a4をPROM４が検出し、アツプの場合、ラツチ回
路５の内容５ａがｎの時、PROM４出力をｎ＋１
として出力する。そうすると、次のクロツクでラ
ツチ回路５の内容がｎからｎ＋１と変化し、第１
図のカウンタ３と同一の機能となる。なお、ダウ
ンの場合も同様である。 次に、本実施例の動作をより詳細に説明する。
PROM４は、ラツチ回路１からの４ビツト入力
a1，a2，a3，a4と、ラツチ回路５の内容ｎとでア
ドレスを構成し、該アドレスに対応してデータを
保有するメモリである。そのアドレスとデータ
は、例えば下記のテーブルのようになつている。
用されるポインテイング デバイスの位置検出回
路に関するものである。 （従来技術） 従来、ポインテイング デバイスの位置指示装
置として、特開昭51−83737号公報に示されてい
る様な、通称マウスと呼ばれるもの、あるいは船
等で利用されているトラツクボール等が、ワード
プロセツサ等に使用されている。 第１図は、従来の位置検出回路のブロツク図、
第２図は、その主要部の信号のタイムチヤートを
示す。 第１図において、１はラツチ回路である。ま
た、２はラツチ回路１の出力信号をデコードし、
アツプ（UP）信号またはダウン（DOWN）信号
をカウンタ３に出力する。カウンタ３はアツプ信
号またはダウン信号が入力してくると、１ずつカ
ウントをアツプまたはダウンする。ラツチ回路１
およびカウンタ３はクロツクに同期して動作し、
カウンタ３の出力は図示されていないCPUへ送
られる。 次に、第１図の従来例の動作を説明する。 ラツチ回路１に、第２図ａに示されているよう
な順方向の信号XAおよびXB、または逆方向の信
号XA′およびXB′が入力してくると、ラツチ回路
１はクロツクでこれを取り込む。そして、その取
り込んだ信号をデコーダ２に出力する。この時の
信号の波形は第２図ａまたはｂのa1およびa3のよ
うになる。また、ラツチ回路１は前記信号a1およ
びa3を次のクロツクでサンプルして、デコーダ２
に出力する。この時の信号の波形は、同図ａまた
はｂのa2およびa4のようになる。 ここにデコーダ２は、第３図に示されているよ
うな回路で構成されている。したがつて、入力
a1，a2，a3，a4に（１、０、０、０）、（１、１、
１、０）、（０、１、１、１）および（０、０、
０、１）のパターンの信号が入力した時、アツプ
の信号を出力する。一方、入力a1，a2，a3，a4に
（０、０、１、０）、（１、０、１、１）、（１、
１、０、１）および（０、１、０、０）のパター
ンの信号が入力すると、ダウンの信号を出力す
る。 再び第１図に戻つて説明する。デコーダ２か
ら、アツプ信号またはダウン信号が出力される
と、それに同期して、カウンタ３はインクリメン
トまたはデクリメントする。その時のタイミング
は第２図ａおよびｂに示されている通りである。 CPUは、通常、このカウンタ３のカウント値
を読み取り、現在の位置からの相対値でCRT上
に位置表示を行なつている。 なお、上記の説明は、進む距離は信号XA，XB
またはXA′，XB′の立上りと立下りの両方で計数
するようにしたが、XA，XB、またはXA′，
XB′の立上り又は立下りの計数で行なわれる例も
ある。また、上記の説明は、Ｘ方向のみについて
行なわれたが、Ｙ方向にも全く同様の位置検出回
路が設けられることは当然である。 上記のことから明らかなように、従来の位置検
出回路は、デコーダ２に多くのゲートが必要であ
り、またカウンタが必要となるので、回路の素子
数が多く、構成が複雑になると共に、製造コスト
が高くなるという欠点があつた。 （目的） 本発明の目的は、上記した従来技術の欠点を改
良し、単純な構成で、かつ安価な位置検出回路を
提供することにある。 （概要） 前記の目的を達成するために、本発明は、位置
検出回路を、PROMとラツチ回路を用いて構成し
た点に特徴がある。 （実施例） 以下に、本発明を実施例によつて説明する。第
４図は本発明の一実施例のブロツク図を示す。図
において、１は第１図と同様のラツチ回路、４は
PROM（プログラマブル リード オンリ メモ
リ）、５はラツチ回路である。 本実施例においては、ラツチ回路１の出力a1〜
a4をPROM４が検出し、アツプの場合、ラツチ回
路５の内容５ａがｎの時、PROM４出力をｎ＋１
として出力する。そうすると、次のクロツクでラ
ツチ回路５の内容がｎからｎ＋１と変化し、第１
図のカウンタ３と同一の機能となる。なお、ダウ
ンの場合も同様である。 次に、本実施例の動作をより詳細に説明する。
PROM４は、ラツチ回路１からの４ビツト入力
a1，a2，a3，a4と、ラツチ回路５の内容ｎとでア
ドレスを構成し、該アドレスに対応してデータを
保有するメモリである。そのアドレスとデータ
は、例えば下記のテーブルのようになつている。
【表】
【表】
例えば、ラツチ回路１の出力信号a1，a2，a3，
a4が（０、０、０、０）で、かつラツチ回路５の
内容ｎが0000であれば、これらによつて構成され
るアドレス（00000000）に、データ0000が格納さ
れている。また、a1，a2，a3，a4が（０、０、
０、０）で、かつラツチ回路５の内容ｎが0001で
あれば、これらで構成されるアドレス
（00000001）にデータ0001が格納されている。以
下同様に、アドレスの前半の４桁が（0000）であ
れば、後半のアドレスと同じ数がデータとして格
納されている。 次に、アドレスの前半の４桁が（0001）、
（0111）、（1000）または（1110）であれば、後半
の４桁のアドレスに＋１を加えた数がデータとし
て格納されている。一方、アドレスの前半の４桁
が（0010）、（0100）、（1011）または（1101）であ
れば、後半の４桁のアドレスから１を減じた数が
データとして格納されている。 なお、アドレスの前半の４桁が上記以外のとき
には、後半の４桁と同じ数がデータとして格納さ
れている。 したがつて、今ラツチ回路５の内容ｎが0001で
あり、ラツチ回路１に順方向の信号XA，XBが入
力しており、その出力が例えば第２図ａに示され
ているようなものであるとすると、PROM４はそ
のアドレスが（10000001）になつた時、0010のデ
ータをラツチ回路５に出力する。ラツチ回路５は
次のクロツクでこのデータをラツチする。次い
で、PROM４は（11100010）のアドレスが指定さ
れるまでは、データ0010を出力し続け、該アドレ
ス（11100010）が指定されると、0011のデータを
ラツチ回路５に出力する。このデータは、次のク
ロツクでラツチ回路５に保持される。以下同様
に、ラツチ回路１に順方向の信号XA，XBが入力
が続けると、PROM４がアドレス（01110011）、
（00010100）、（10000101）、………になつた時、
PROM４はそれぞれ0100、0101、0110、……のデ
ータをラツチ回路５へ出力する。 一方、ラツチ回路１に逆方向の信号XA′，
XB′が、第２図ｂに示されているような波形で入
力してきたとすると、PROM４のアドレスの前半
の４桁に、（0010）、（1011）、（1101）、（0100）が
現われる毎に、PROM４の出力は１ずつ減じられ
る。 以上のように、本実施例によれば、従来の位置
検出回路と同等の結果が得られる回路を、デコー
ダとカウンタを用いずにPROMとラツチ回路を用
いて構成することができる。 （効果） 以上の説明から明らかなように、本発明によれ
ば、つぎのような効果が達成される。 (1) PROMとラツチ回路を用いて位置検出回路を
構成できるので、製造コストが安価にできる。 (2) 従来の回路が有していた多くのゲートをもつ
デコーダやカウンタが不必要になるので、回路
規模が小さく、かつ単純な回路になる。
a4が（０、０、０、０）で、かつラツチ回路５の
内容ｎが0000であれば、これらによつて構成され
るアドレス（00000000）に、データ0000が格納さ
れている。また、a1，a2，a3，a4が（０、０、
０、０）で、かつラツチ回路５の内容ｎが0001で
あれば、これらで構成されるアドレス
（00000001）にデータ0001が格納されている。以
下同様に、アドレスの前半の４桁が（0000）であ
れば、後半のアドレスと同じ数がデータとして格
納されている。 次に、アドレスの前半の４桁が（0001）、
（0111）、（1000）または（1110）であれば、後半
の４桁のアドレスに＋１を加えた数がデータとし
て格納されている。一方、アドレスの前半の４桁
が（0010）、（0100）、（1011）または（1101）であ
れば、後半の４桁のアドレスから１を減じた数が
データとして格納されている。 なお、アドレスの前半の４桁が上記以外のとき
には、後半の４桁と同じ数がデータとして格納さ
れている。 したがつて、今ラツチ回路５の内容ｎが0001で
あり、ラツチ回路１に順方向の信号XA，XBが入
力しており、その出力が例えば第２図ａに示され
ているようなものであるとすると、PROM４はそ
のアドレスが（10000001）になつた時、0010のデ
ータをラツチ回路５に出力する。ラツチ回路５は
次のクロツクでこのデータをラツチする。次い
で、PROM４は（11100010）のアドレスが指定さ
れるまでは、データ0010を出力し続け、該アドレ
ス（11100010）が指定されると、0011のデータを
ラツチ回路５に出力する。このデータは、次のク
ロツクでラツチ回路５に保持される。以下同様
に、ラツチ回路１に順方向の信号XA，XBが入力
が続けると、PROM４がアドレス（01110011）、
（00010100）、（10000101）、………になつた時、
PROM４はそれぞれ0100、0101、0110、……のデ
ータをラツチ回路５へ出力する。 一方、ラツチ回路１に逆方向の信号XA′，
XB′が、第２図ｂに示されているような波形で入
力してきたとすると、PROM４のアドレスの前半
の４桁に、（0010）、（1011）、（1101）、（0100）が
現われる毎に、PROM４の出力は１ずつ減じられ
る。 以上のように、本実施例によれば、従来の位置
検出回路と同等の結果が得られる回路を、デコー
ダとカウンタを用いずにPROMとラツチ回路を用
いて構成することができる。 （効果） 以上の説明から明らかなように、本発明によれ
ば、つぎのような効果が達成される。 (1) PROMとラツチ回路を用いて位置検出回路を
構成できるので、製造コストが安価にできる。 (2) 従来の回路が有していた多くのゲートをもつ
デコーダやカウンタが不必要になるので、回路
規模が小さく、かつ単純な回路になる。
第１図は従来の位置検出回路のブロツク図、第
２図は第１図の主要部の信号のタイムチヤート、
第３図は第１図のデコーダの一具体例を示す回路
図、第４図は本発明の一実施例のブロツク図を示
す。 １，５……ラツチ回路、４……PROM。
２図は第１図の主要部の信号のタイムチヤート、
第３図は第１図のデコーダの一具体例を示す回路
図、第４図は本発明の一実施例のブロツク図を示
す。 １，５……ラツチ回路、４……PROM。
Claims (1)
- １ 位置表示を示す信号の状態を第１のクロツク
に同期して格納し、該格納した結果を第２の時刻
のクロツクに同期してサンプルし、これを再び格
納する格納手段、前記格納手段の結果が供給され
るPROM（プログラマブル リード オンリ メ
モリ）、前記PROMの出力をラツチすると共に、
その出力を前記PROMに供給するラツチ回路を具
備し、前記PROMは前記格納手段の出力にもとず
き、前記ラツチ回路から供給されるデータに、予
定値を加算又は減算した出力を得るようにしたこ
とを特徴とする位置検出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58121100A JPS6014318A (ja) | 1983-07-05 | 1983-07-05 | 位置検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58121100A JPS6014318A (ja) | 1983-07-05 | 1983-07-05 | 位置検出回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6014318A JPS6014318A (ja) | 1985-01-24 |
| JPS6259328B2 true JPS6259328B2 (ja) | 1987-12-10 |
Family
ID=14802871
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58121100A Granted JPS6014318A (ja) | 1983-07-05 | 1983-07-05 | 位置検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6014318A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62157929A (ja) * | 1985-12-28 | 1987-07-13 | Fujitsu Ltd | マウスコントロ−ラ |
| JPH0222722A (ja) * | 1988-07-11 | 1990-01-25 | Fujitsu Ltd | マウス |
| JP4894497B2 (ja) * | 2006-12-19 | 2012-03-14 | トヨタ自動車株式会社 | 軸受け及び軸受けの給油構造 |
-
1983
- 1983-07-05 JP JP58121100A patent/JPS6014318A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6014318A (ja) | 1985-01-24 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5079693A (en) | Bidirectional FIFO buffer having reread and rewrite means | |
| JPS6259328B2 (ja) | ||
| KR940009099B1 (ko) | 마이크로 프로세서 | |
| JPH043132B2 (ja) | ||
| JP2806849B2 (ja) | メモリアドレス制御装置 | |
| KR910009296B1 (ko) | 순차접근 기억장치 | |
| JPS6241438Y2 (ja) | ||
| JP3206010B2 (ja) | タイムスタンプ回路 | |
| KR900004014Y1 (ko) | 디램 리프레쉬 회로 | |
| JPS6033468Y2 (ja) | デイジタル信号の入力回路 | |
| JP3212332B2 (ja) | 多軸位置検出装置 | |
| KR950008484B1 (ko) | 아날로그 디지탈 컨버터 | |
| JP2000132451A (ja) | メモリ制御回路 | |
| JPS63259476A (ja) | ジツタ測定回路 | |
| KR0174512B1 (ko) | 리플레쉬 타이밍 발생회로 | |
| JP2709201B2 (ja) | マイクロコンピュータ | |
| SU1179318A1 (ru) | Устройство дл округлени числа | |
| JP3084771B2 (ja) | 記憶装置 | |
| JPH0419894A (ja) | エラスティックストア回路 | |
| JPS63175953A (ja) | シ−ケンシヤルアクセスメモリ | |
| JPS60173794A (ja) | メモリ−のリフレツシユ方式 | |
| JPH0474736B2 (ja) | ||
| JPH05119066A (ja) | トリガ回路 | |
| JPS61139832A (ja) | ランダムデ−タ発生装置 | |
| JPS6153736B2 (ja) |