JPS60174577A - 符号化方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、ファクシミリ装置に用いられる２値画信号
などのデジタＩし情報信号の符号化（力織に関する。

〔従来技術〕

従来、ファクシミリ装置は２値画信号をたとえばモディ
ファイド・リード符号化（モディファイド・リード符号
を以下ＭＲ符号と称する）してファクシミリ伝送を行な
う機能を備えている。

ところでＭＲ符号化は２次元逐次符号化に属する境界差
分符号化の１例であシ、１単位分すなわち１ライン分の
符号化の終了した２値−簡号（以下参照ライン画信号と
称する）の白情報ビット。

黒情報ビットそれぞれのランレングヌを演算して参照ラ
イン画信号の白から黒、黒から白への信号変化点を検出
すると同時に、参照ライン画信号に化 つづく１ライン分の２値画信号（以下符争ツイン画信号
と称する）の白情報ビット、黒情報ビットのランレング
ヌを算出して符号化ライン画信号の信号変化点を検出し
、さらに、両画信号の信号変化点情報にもとづく両画信
号の境界差分を演算して符号化ライン画信号を符号化す
るものであシ、つぎに、ＭＲ符号化の原理を第１図ない
し第４図とともに説明す−る。

第１図ないし第３図において、（ａＯ）は符号化ライン
画信号のａ黒画素、（ａｌ）ｔ／ｉ符号化ライう画信号
の起点画素（ａｏ）よシ右にある最初の変化点画素き゛
の変化点画素である。

（ｂｌ）は参照ライン画信号の最初の変化点画素であ夛
、句点画素（ａＯ）よシ右に位置し、変化点画素（ａｌ
）と同一色の画素である。（ｂ２）は変化点画素（ｂｌ
）の右にある参照ライン画信号のつぎの変化点画素であ
る。。

なお、第１図ないし第３図では画素色の区別を、斜線、
非斜線で示している。

そして第１図は起点画素（ａＯ）に対、する各変化点画
素（ａＩ）、（ｂｌ）、（ｂ２）の画素色を示し、同図
の参照ライン画信号の○印の画素は変化点画素（ａＩ）
と異なる画素色であるため変化点画素ではない。

また、第２図は変化点画素（ｂ２）が変化点画素（ａ２
）の左に位置する場合、すなわちパヌモード（以下Ｐと
称する）の場合を示す。

さらに、第３図は垂直モード（以下■と称する）および
水平モード（以下Ｈと称する）の場合を示８以下のとき
は■であシ、絢述の境界差分ａ＋ｂ＋が４以上のときは
Ｈである。

そしてＶの場合は、変化点画素（ａｌ）が変化点画素（
ｂｌ）の右にあればＶ　Ｒ（ａＩｂ１）と定義し、逆に
変化点画素（ａｌ）が変化点画素（ｂｌ）の左にあれば
ＶＬ（ａＩｂＱと定義している。

また、Ｈの場合は、Ｈの固有符号（００１）と、起点画
素（ａｏ）から変化点画素（ａｌ）までのランレングス
ａｏａ　ｌおよび、変化点画素（ａｌ）から変化点画素
（ａ２）マテノランレングヌａｌａ２のモディファイド
・ハフマン符号（以下Ｍｌ（符号と称する）とにより符
号書を形成する。

さらに、各モードにおける符号化対称画素および符号書
はそれぞれ第４図に示すようになる。なお、同図の■（
０）は変化点画素（ａＩ’）と変化点画素（ｂＩ）とが
同時に現われる場合を示し、また、Ｍ　（ａｏａ＋　）
　。

Ｍ　（ａＩａ２）　ＩｄそれぞれＭＨ符号を示す。

なお、符号化ライン画信号の゛ＭＲＩ号化を行なう場合
、たとえば現在行なっている符号化の１つ前の符号化の
ときのモードがＰであれば、このときの変化点画素（ｂ
２）に対応する符号化ライン画信号の画素を起点画素（
ａＯ）とし、また、前記１つ前の符号化のときのモード
が■であれば、このときの変化点画素（ａＩ）を起点画
素（ａＯ）とし、さらに、前記１２前の、符号化のとき
のモードがＨであれば、このときの変化点画素（ａ２）
を起点画素（ａＯ）とする。

したがって、ＭＲ符号化を行なう場合は前述したように
、参照ライン画信号のランレングス、　ａｏｂ＋　、ｂ
ｌｂ２およヒ符号化ライン画信号のランレングスａｏａ
ｌ　、ａ１８２をそれぞれ演算するとともに、該演算の
結果にもとづき、変化点画素（ａｌ）の位置と変化点画
素（ｂｌ）の位置との差分長からなる境界差分ａ＋ｂ＋
を演算する必要がある。

なお、ａｏｂ＋は参照ライン画信号の句点画素（ａＯ）
に対応する画素から変化点画素（ｂＩ）までの長さとし
てめるため、ランレングスとみなす。

そして従来のファクシミリ装置の符号化回路は第５図に
示すように構成され、同図において、（１）は参照ライ
ンメモリであシ、少なくともＭ凡符号化の済んだｌライ
フ分の参照ライン画信号を書き換え保持する。（２）は
メモリ（１）から読み出された参照ライン画信号をラッ
チす、る参照ラインシフトレジスタであシ、参照ライン
画信号のビット数と同じ一個数のパラレル出力端子を有
し、１ライン分のデジタＩし信号をパラレル出力する。

（３）はレジスタ（２）のレジスタ出力信号が入力され
る参照ライン判別器であシ、入力されたレジスタ出力信
号の全ビットが白情報または黒情報であるか否かを判別
し、たとえば黒情報ビットが論理１（可下“１１”と称
する）、白情報ビットが論１］ＩＯ（以下°′０”と称
する）であれば、入力されたし全ビットが′０”のとき
にｌ″の判別信号Ｗを出力する。

（４）は符号化ラインメモリであシ、少なくともＭＲ符
号化する１９４７分の符号化ライン画信号を書き換え保
持する。（５）はメモリ（４）から読み出された符号化
ライン画信号をラッチする符号化ラインシフトレジヌタ
であシ、レシヌタ（２）と同一に構成されて符号化ライ
ン画信号のビット数と同じ個数のパラレル出力端子を有
し、■ライフ分のデジタル信号をパラレル出力する。

（６）ハレジヌタ（６）のレジヌタ出力信号が入力され
る符号化ライン判別器であシ、判別器（３）と同一に構
成され、入力されたレジヌタ出力信号の全ビットが白情
報または黒情報であるか否かを判別し、たとえば黒情報
ビットがＩＩ　Ｉ　＋＋、白情報ビットが′０”であれ
ば、入力されたデジタル信号の全ビットが°Ｉ”のとき
に゛１パの判別信号Ｂ′を出力し、入力されたデジタフ
し信号の全ビットがＩＯ”のときに°１１”ゝの判別信
号Ｗを出力する。

（７）は種々の演算処理および制御処理を行なう制御回
路であシ、参照ラインアドレヌバヌ（８）　ヲ介してメ
モリ（１）に参照ラインアドレヌ信号Ａを出力するとと
もに、符号化ラインアドレヌバヌ（９）を介してメモリ
（４）に符号化ラインアドレヌ信号Ａ′を出力し、かつ
、レジ７タ！２７　、　（５）のクロック入力端子（ｃ
ｋ）にシフトクロック信号Ｋａ、Ｋａ’をそれぞれ出力
するとともに、レジ７タ（２）、　（５）のシリアル入
力端子（ｄｉ　）にシリアルビット信号ｓ　、　ｓ’を
それぞれ出力する。

（１０）は制御回路（７）から出力されるランレングス
演算用のり、ロック信号Ｋｂをカウントする参照ライン
カウンタであり、クロック信号Ｋｂのカウントにより、
前述のａｏｂ＋、ｂ＋ｂ２を演算するとともに、データ
バスｑυを介して制御回路（７）にａｏｔ＋＋　、ｂ＋
　ｂ２の演算値データ信号りを出力する。＠は制御回路
（７）から出力されるランレングス演算用のクロック信
号Ｋｂ’をカウントする符号化ラインカウンタでアシ、
クロック信９　Ｋｂ’のカウントによシ、前述のａｏａ
ｌ　、ａ１８２を演算するとともに、データバス（至）
を介して制御回路（７）にａｎａｌ　、ａ１８２の演算
値データ信号Ｄ′を出力する。

なお、制御回路（７）には、シフトレジヌタ（２）　、
　（５）のレジヌタ出力信号それぞれの第１ビツト■の
信号Ｑ　、　Ｑ’および、ＭＲ符号伝送用のクロック信
号にＣも入力される。

そしてレジ７タ＋２Ｊ　、　［５）　、判別器＋３）　
、　＋６）　、制御回路（７）　、カウンタ叫、鰻はマ
イクロコンピュータα荀により形成されている。

つぎに、第５図の符号化動作を、第６図および第７図を
参照して説明する。

なお、参照ライン画信号および符号化ライン画信号が８
ビツトのデジタル信号によシ構成され、黒情報ビットが
”＋１”、白情報ビットがｌＯ”に設定されているとす
る。

まず、制御回路（７）からメモリ（１）に参照ラインア
ドレヌ信号Ａが出力されてメモリ（１）からレジ７タ（
２）に参照ライン画信停が読み出され、読み出された参
照ライン画信号がレジ７タ（２）に−ラッチされる。

つぎに、制御回路（７）からメモリ（４）に符号化ライ
ンアドレヌ信号Ａが出力されてメモリ（４）からレジ７
タ（５）に符号化ライン画信号が読み出され、読み出さ
れた符号化ライン画信号がレジ７り（５）にラッチされ
る。

そしてレジ７タ（２）にラッチされた参照ライン画信号
にもとづく１ライン分の画素および、レジ７タ（５）に
ラッチされた符号化ライン画信号にもとづく１ライン分
の画素が、たとえば第６図（ａ）に示すように一己列さ
れているとする。

なお、図中の斜線部、非斜線部は黒画素、白画素をそ九
ぞれ示し、ビット■、・・・、■はレジ７タ＋２１　、
　（５）それぞれの第１ないし第８ビツトを示す。

つぎに、レジ７タ（２）にラッチきれた参照ライン画信
号が、レジ７タ（２）の各パラレル出力端子から判別器
（３）に入力され、このとき参照ライン画信号の全ビッ
トが”ビ′または“Ｔ　Ｏ１１でないため、判別信号Ｂ
、Ｗが共に°′０″になる。

また、レジイタ（５）にラッチされた符号化ライン画信
号が、レジ７タ（≦）の各パラレル出力端子から判別器
（６］に入力され、このとき符号化ライン画信号の全ビ
ットも１”２またはＩＴ　Ｏ＋＋でないため、判別信号
Ｂ’、Ｗ’も共にｔｌ　０１＋になる。

したがって、制１ｆｉ１回路（７）に’ｏ”ｏ判別信９
Ｂ。

Ｂ’、　Ｗ　、　Ｗ’が入力され、このとき信号Ｑ　、
　Ｑ’も制御回路（７）に入力される。

そして制＠回路（７）は、１ライン前の符号化ライン画
信号の最後の符号化のときの変化点画素（ａｌ）から第
６図（ａ）の符号化ライン画信号の最初の符号化の起点
画素（ａＯ）を認識し、さらに、たとえば第６図（ａ）
の符号化ライン画信号の最初の符号化の起点画素（ａＯ
）が白、すなわち°０”であれば、このとき判別信号Ｗ
、Ｗが共にＩＴ　Ｏ１１であるため、符号化ライン画信
号に黒の変化点画素（ａｌ）のビットが含まれているこ
とをｇ識する。

つぎに、符号化ライン画信号に変化点画素（ａｌ）の′
１”のビットが含まれて、いることを認識すると、ａｏ
ｂ＋を演算するために、制御回路（７）はシリアルビッ
ト信号、Ｓを１″′に保持するとともに、信号Ｑが“Ｉ
”′になる丑でクロック信号Ｋａを出力し、かつ、クロ
ック信号Ｋａの出力タイミングでクロック信号Ｋｂを出
力する。

ところでレジヌタ（２）はクロック信号にａが入力され
る毎に、第８ビツト■の信号を第７ビツト■に、第７ビ
ツト■の信号を第６ビツト■に、・・・、第２ビツト■
の信号を第１ビツト■に順次に転送するとともに、第８
ビツト■にシリアルビット信号Ｓをラッチする。

そして第６図（ａ）の場合は２ｆＥ］、＠のクロック信
号Ｋａが入力されたときに信号Ｑがゝ０″からｌ’　Ｉ
　ＩＴに変化し、このとき制御回路（７）は変化点画素
（ｂｌ）を検出してクロック信号Ｋａの出力を停止する
。

つぎに、ａｏａ＋を演算するために、制御回路（７）は
シリアルビット信号Ｓ′を１″に保持するとともを出力
し、かつ、クロック信号Ｋａ’の出力タイミングでクロ
ック信号Ｋｂ　を出力する。

ところでレジヌタ（５）はクロック信ｔ　Ｋａ　’　カ
入方される毎に、第８ビツト■の信号を第７ビツト■に
、第７ビツト■の信号を第６ビツト■に、・・・、第２
ビツト■の信号を第１ビツト■に順次に転送するととも
に、第８ビツト■にシリアルビット信号Ｓをラッチする
。

そして第６図（ａ）の場合は４回目のクロック信号゛町
″に変化し、このとき制御回路（７）は変化点画素（ａ
ｌ）を検出してクロック信号Ｋａ’の出力を停止する。

なお、信号Ｑ′が′１”になったときは信号ＱがＩＴ　
１１１　Ｋ保持され、このときレジヌタ（２）、（５）
のカウンタ出力信号それぞれにもとづく画素配列は第６
図（ｂ）に示すようになシ、このとき同図（ａ）の参照
ライン画信号の第３ビツト■の変化点画素（ｂ＋　）お
よび符号化ライン画信号の第５ビツト■の変化点画素（
ａｌ）がそれぞれ第１ビツト■に移行する。

さらに、信号Ｑ　、　Ｑ’が共に１１１１１になって変
化点画素（ａ＋）、（ｂ＋）が検出されたときは、カウ
ンタｎｃ）からデータバヌ（Ｄ）を介して制＠回路（７
）に、ａｏｂ＋の演算値データ信号りが出力されるとと
もに、カウンタ四からデータバヌ０３を介して制御回路
（７）にａｏａ＋の演算値データ信号Ｄ′が出力される
。

そして制の回路（７）は両データ信号Ｄ　、　Ｄ’の差
分から境界差分ａ＋ｂ＋を演算し、この場合変化点画素
（ｂｌ）を検出するまでに２個のクロック信号Ｋａが出
力され、かつ変化点画素（ａｌ）を検出までに４個のク
ロック信号Ｋａ’が出力されたので演算された境界差分
ａ＋ｂ＋は〔２〕になる。

また、両データ信号Ｄ　、　Ｄ’にもとづき制御回路（
７）は、変化点画素（ａＱが変化点画素（ｂｌ）の右に
位置することを認識する。

そして変化点画素（ａ＋　）が変化点画素（ｂｌ）の右
に位置する場合、制御回路（７）はシリアルビット信号
Ｓを■″に保持してクロック信号Ｋａを２回出力し、信
号Ｑが１１１”から′°０′に変化するか否かによって
符号化のモードがＰであるか盃かを識別する。

すなわち、変化点画素（ｂｌ）を検出したときの信号Ｑ
が′１”であシ、また、変化点画素（ｂ２）が変化点画
素（ｂｌ）と逆の色であるため、クロック信号Ｋａによ
シレジヌタ（２）のレジヌタ出カ信号をＭ】ビット■側
に順次に移行して信号Ｑが゛′ビ′　からＩｔ　Ｏ”に
変化したときに変化点画素（ｂ２）が検出される。

さらに、符号化のモードがＰになるのは前述したように
、変化点画素（ｂ２）が変化点画素（ａｌ）の左に位置
するときである。

そこで変化点画素（ａＩ　）が変化点画素（ｂｌ）の右
に位置し、かつａ＋ｂ＋が〔２〕のときに、１回目のク
ロック信号Ｋａによシレジヌタ（２）のデジタル信号カ
１ビットだけ第１ビツト■に移行して信号Ｑが“Ｔ′か
ら′０′′に変化すると、カウンタ１１ｃ１から制御回
路（７）に出力されるｂｌｂ２の演算イ直データＤはＣ
Ｄになシ、この場合変化点画素（ｂ２）が変化点画素（
ａＯの左に位置することを１ｔｉｌＩｆｉ１１回路（７
）がｇ織して符号化のモードがＰであることを識別する
。

しかし、第６図（ａ）の符号化ライン画信号は、同図（
ｂ）の画素配列から２ビツトだけ左に移行しても、最初
の画素色は黒に保持され続けて信号Ｑがパ１”′から１
１０　Ｉｔに変化しないため、制御回路（７）は符号化
のモードがＰでないことを識別する。

そして符号化のモードがＰでなく、かつａ＋ｂ＋　−〔
２〕であるため、制御回路（７）は、符号化ライン画信
号の最初の符号化のモードがＶ　Ｒ（２）であることを
認識し、クロック信号ＫｃのタイミングでＶ’　Ｒ（２
ＪのＭｆＬ符号（００００１）をシリアルに出力する。

なお、図中のＦはシリアＭに出力されるＭＲ符号を示す
。

ところで第６図（ａ）の場合は、参照ライン画信号の第
６ないし第８ビツト■〜■に位置する画素および、符号
化ライン画信号の第７．第８ビツト■。

■に位置する画素が白であるため、同図（ｂ）に示すよ
うに変化点画素（ａＩ）、（ｂｌ）を検出したときのレ
ジスタ（２）のレジスタ出力信号にもとづく画素配列は
第４〜第６ビツト■〜■が白に、レジスタ（５）のデジ
タル信号にもとづく画素配列は第３．第４ビット■、■
が白になシ、この場合前述のように変化点画素（ａＩ）
、（ｂＱを検出したときの両判別信号Ｂ。

Ｂは共にＩＯ”になる。

しかし、参照ライン画信号の第３ないしＭ８ビット■〜
■に位置する画素および、符号化ライン画信号の第５な
いし第８ビツト■〜■に位置する画素が全て黒であれば
、変化点画素（ａＩ）、（ｂｌ、）を検出したときの両
判別信号Ｂ、Ｂは′１″になる。

一方、黒の変化点画素（ａＩ）、（ｂｌ）を検出して符
号化ライン画信号の最初の符号化を終了したときは、つ
ぎの符号化の起点画素（ａＯ）の画素色が黒に、かつ変
化点画素（ａｌ）、（ｔｏ）の画素色が白になる。

そこで黒の変化点画素（ａｌ）、（ｂＩ）を検出して符
号化ライン画信号の最初の符号化を終了したときに両判
別信号Ｂ　、　Ｂ’が共に゛′ビゝであれば、当該符号
化ライン画信号にはつぎの符号化の変化点画素（ａｌ）
、（ｂｌ）が存在しないことが認識でき、この場合当該
符号化ライン画信号のつぎの符号化ライン画信号の符号
化に移行できる。

したがって、前述のように第６図（ａ）の符号化ライン
画信号の最初の符号化を終了してＶ　Ｒ（２）のＭＲ符
号を出力すると、制御回路（７）は両判別信号Ｂ。

Ｂ′が共にゞビであるか盃かを判別する。

そして第６図（ａ）の符号化ライン画信号の場合は、最
初の符号化が終了したときに両判別信号Ｂ、Ｂが共にＮ
　Ｏ＋１になるため、制御回路（７）は当該符号化ライ
ン画信号につぎの符号化の変化点画素（ａｌ）。

（ｂｌ）が存在することを認識し、メモリ（１）　、　
（４）に最初の符号化のときと同じ参照ラインアドレヌ
信号Ａおよび符号化ラインアドレヌ信号Ａをそれぞれ出
力する。

そこでメモリｔ１）　、　（４）からレジスタ＋２１１
　（５）に、再び第６図（ａ）の両画信号がそれぞれ読
み出され、レジスタ＋２）　、　（５）に読み出された
両画信号がラッチされてレジスタｆ２）　、　（５）の
ラッチ内容が両画信号に変更される。

ところでつぎの符号化のときの′起点画素（ａＯ）は、
第６　図（ａ）の符号化ライン画信号の第５ビツト■の
位置の黒の画素であシ、また、変化点画素（ａＩ）　。

（ｂｌ）の色は白である。

そこでレジスタ＋２）、　（５）のラッチ内容が変更さ
れると、制御回路（７）は、まず、シリアルビット信号
Ｓ、８を′°０”に保持して最初の符号化のときの変化
点画素（ａｌ）の検出に要した個数、すなわち４個のク
ロック信号Ｋａ　、Ｋａをそれぞれ出力し、レジスタ（
２）　、　（５）から出力されるデジタル信号の画素配
列を第６図（Ｃ）に示す画素配列にする。

すなわち、最初の符号化のときの変化点画素（ａＩ）お
よび、該画素（ａｌ）に対応する参照ライン画信号の画
素が、レジスタ（５）　、　（２）の第１ビツト■に移
行する画素配列にする。

つぎに、最初の符号化のときと同様にａｏｂ＋を演算す
るために、制御回路（７）はシリアルビット信号Ｓを０
”２に保持して信号Ｑが′１″から０”に変化する壕で
、すなわち変化点画素（ｂ＋）を検出するまでクロック
信号Ｋａを出力し、かつ、クロック信８Ｋａの出力タイ
ミングでクロック信号Ｋｂを出力する。

そして第６図（Ｃ）の場合は、１回目のクロック信号Ｋ
ａが出力されたときに信号Ｑが′Ｉ″から“０″に変化
し、このとき制御回路（７）はクロック信号Ｋａの出力
を停止する。

つぎに、ａｈａ　＋を演算するために、制御回路（７）
はが１１”からＩＩ　ＯＩＩに変化するまで、すなわち
変化点画素（ａｌ）を検出するまでクロック信号Ｋａ’
を出力し、かつ、クロック信号Ｋａ　のタイミングでク
ロック信号Ｋｂ　を出力する。

そして第６図（Ｃ）の場合は、２回目のクロック信号Ｋ
ａ　が出力されたときに信号Ｑが′■″から“θ″に変
化し、このとき制御回路（７）はクロック信号Ｋａの出
力を停止する。

そしてクロック信号Ｋａ　’の出力を停止した後、制御
回路（７）はカウンタ（１（１、（、Ｉａのａｏｂ＋　
、ａｏａ＋の演算値データ信号Ｄ　、　Ｄ’を取り込ん
で境界差分ａＩｂ＋を演算し、この場合ａＯｂ１が（１
）　、　ａ’Ｏａｌが〔２〕であるため、制岬回Ｍ　（
７）は境界差分ａ＋　ｂ＋とじて（１）を演算するとと
もに、変化点画素（ａｌ）が変化点画素（ｂｌ）の右に
位置することから錨鎖符号化のモードがＶ　ｆＬ（１）
であることを認識し、クロック信号Ｋｃのタイミングで
Ｖ　Ｒ（１）のＭＲ符号（０１１）をシリアルに出方す
る。

さらに、Ｖ　Ｒ（１）のＭＲ符号の出力が終了すると、
制御回路（７）はさらにっぎの符号化を開始する。

ところでつぎの符号化のときの起点画素（ａｏ）は、第
６図（ａ）の符号化ライン画信号の２回目の符号化の変
化点画素（ａＩ）　、すなわち前述の符号化の変化点画
素（ａｌ）である同図（Ｇ）の第３ビツト■の白の画素
になる。

そこでＶ　Ｒ＜１）のＭＲ符号の出力が終了すると、制
の回路（７）は両判別信号ｗ　、　ｗ’が共に１”１で
あるか否か、すなわち黒の変化点画素（ａｌ）、（ｂ＋
）が存在するか否かを判別する。

そして■几（１）のＭＲ符号の出力が終了したときは、
レジスター２）　、　（５）のカウンタ出力信号にもと
づく画素−配列が第６図（ｄ）に示すように全て白の画
素配列になっているため、両判別信号Ｗ、Ｗが共に°′
１゛１になり、この場合制御回路（７）はレジスタ＋２
）　、　（５）のカウンタ出力信号に変化点画素（ａＩ
）、（ｂｌ）が存在しないことを認識する。

さらに、変化点画素（ａＩ）、（ｂｌ）が存在しないこ
とをｇ槽すると、制御回路（７）は、ｉｌ記２回目の符
号化のときの変化点画素（ａｌ）、すなわち第６図（ａ
）の符号化ライン画信号の第７ビツト■の画素力・らの
＠シの画素数である残数２（−８−６）をカウンタｎＧ
　＋　（１ηに保持させる。

すなわち、第６図（ａ）の符号化ライン画信号のつぎの
符号化ライン画信号の最初の符号化のときの起点画素（
ａＯ）が第６図（ａ）の第７ビツト■の画素になシ、つ
ぎの符号化ライ湧信仮撮初の符号化のａＯｂＩ。

ａＩａ２．　Ｍ　（ａｏａｌ）などの演算のために、前
述ノ残′＃１２をカウンタ０．０　、　Ｑｌ）に保持さ
せる。

そしてカウンタｉｌＧ　、　（１１）に残数２が保持さ
れると、制御回路（７）は第６図（ａ）の符号化ライン
画信号の符号化を終了し、制御回路（７）からメモ！Ｊ
　［１）　、　（４）に、つぎの参照ライン画信号およ
び符号化ライン画信号を読み出すための参照ラインアド
レヌ信号Ａおよび符号化ラインアドレヌ信号Ａ′がそれ
ぞれ出力され、メモリ（１）　＋’　（４）からレジス
タ（２）　、　（５）に第６図（ａ）のつぎの符号化ラ
イン画信号および符号化ライン画信号がそれぞれ保持さ
れ、第６図（ａ）の符号化ライン画信号の場合と同様の
動作によシ、レジスタ（５）に保持されたあらたな符号
化ライン画信号の符号化が行なわれる。

なお、第６図（ａ）の符号化ライン画信号のっぎの符号
化ライン画信号の″符号化を行なうときは、同／ 図（ａ）の符号化ライン画信号が参照ライン画信号にな
るため、たとえば１ラインの符号化が終了する毎にメモ
リ（５）の符号化ライン画信号がメモリ（１）に転送さ
れる。

そして以降同様の動作のくシ返しにょシ各ラインの符号
化ライン画信号が順次にＭ凡符号に符号化される。

ところでメモ！ｊ　１１）　、　（４）から読み一出さ
れた参照ライン画信号および符号化ライン画信号が第７
図に示すように画素配列が全く同じ、すなわち内容が等
しければ、ａ＋ｂ＋が常に０になるため符号化ライン画
信号のＭＲ符号は■（０）の連続になシ、クロック信号
にＣのタイミングでｖ（０）のＭＲ符号（１）が連続し
て出力される。

そして■（０）のときはａ＋ｂ＋が最も短くなるととも
にＭＲ＄ｆ号が１ビツトになるため、符号化を高速で行
なわなければ、クロック信号ＫｃのタイミングでＶ（０
）のＭＲ符号を順次に出力できなくなシ、いわゆる伝送
遅れが生じることになる。

すなわち、ｖ（０）のときの符号化に要する時間を、Ｖ
　Ｒ（１）やＶ　Ｌ　（１）の８ビツトのＭ几符号のと
きの符号化に要する時間の１７３にしなければ前述の伝
送遅れが生じる。

しかし、第５図の場合は符号化を行なうときに、まず、
参照ライン画信号からａｏｂ＋、ｂ＋ｂ２を演算し、つ
ぎに、符号化ライン画信号からａｏａｌ、ａｌａ２を演
算し、さらに、ａｏｂｒ、ｂ＋　ｂ２の演算結末および
ＩＩＬＯａＩ　、ａ１２の演算結果からａ＋ｂ＋を演算
する必要があり、■（０）の符号化を行なうときにも同
様の演算を行なう必要があるため、符号化に要する時間
が長くなる。

そして第７図のように両画信号の内容が等しく、符号化
によりＶ（０）のＭＲ符号を連続して出力するような場
合には、符号化を高速で行なえないため、伝送遅れが生
じる。

〔発明の目的〕

この発明は、前記の点に留意してなされたものであシ、
符号化の終了したデジタル情報信号と符号化するデジタ
ル信号との内容が等しいときの符号化の１束度を速め、
高速の符号化が行なえる。ようにすることを目的とする
。

〔発明の構成〕

この発明は、１単位分の符号化の終了したデジタル情報
信号のランレングスおよび、前記符号化の終了したデジ
タル情報信号のっぎの１単位分の符号化するデジタル情
報信号のランレングスをそれぞれ演算するとともに、該
演Ｘ結果にもとづき前記両デジタル情報信号の境界差分
を演算して前記符号化するデジタルｉ＊−ｆ＠信号の符
号化を行なう符号化方法において、前記両デジタル情報
信号の内容が等しいときに、前記両デジタ２し情報信号
のいずれか一方のランレングスの演算結果のみによシ前
記符号化するデジタル情報信号の符号化を行な、うこと
を持１攻とする符号化方法である。

〔発明の効果〕

したがって、この発明の符号化方法によると、符号化の
終了したデジタル情報信号と符号化するデジタル情報信
号の内容が等しいときに、両デジタル情報信号のいずれ
か一方のランレングスの演算結果のみによシ符号化を行
なうため、少なくとも両デジタル清−服信号の他方のラ
ンレングスの演算を省１烙して符号化め速度を速め、高
速の符号化を行なうことができるものである。

〔実施例〕

つぎに、この発明を、そのｌ実施例を示した第８図とと
もに詳細に説明する。

第８図において、第５図と同一記号は同一もしくは相当
するものを示し、異なる点はコンピュータ（縛に、レジ
ヌタ＋２）　、　（δ）の出力信号の全ピットカ一致し
たときに“１”　、一致しないときに“ＩＯ”の検出信
号Ｎを出力する比較器すつを設けるとともに、制御回路
（７）に°′１”の検出信゛号Ｎが入力されたときに参
照ライン画信号からのａｏｂ＋　、ｂ＋　ｂ２の演算を
省略する機能を付加した点である。

そしてメモリ（１）からレジヌタ（２）に読み出された
参照ライン画信号および、メモリ（４）からレジヌタ（
５）に読み出された符号化ライン画信号が、たとえ。

ば第６図（ａ）の画素配列の場合、すなわち両画信号の
内容が等しくない場合は、比較器（１４ｉｔ）から制御
回路（７）に０”の一致検出信号Ｎが出力され、このと
き制＠回路（７）は第５図の場合と同様に動作し、まず
ａｏｂ＋、ｂＩｂ２を演算し、つぎにａｏａｌ　、ａ１
８２を演算し、さらに両演算結果からａ＋ｂ＋を演算し
て符号化ライン画信号の符号化を行なう。

一方、メモリ（１）からレジヌタ（２）に読み出された
参照ライン画信号および、メモリ（４）からレジヌタ（
５）に読み出された符号化ライン画信号が、たとえば第
７図の画素配列の場合、すなわち両画信号の内容が等し
い場合は、比較器（＋４１）から制御回路（７）に°゛
１”の一致検出信号Ｎが出力され、このとき制御回路（
７）は両画信号の内容が等しいことを認識してレジヌタ
（５）およびカウンタα功のミラ動作制■し、ａｏａｌ
、ａ１８２の演算結果のみにもとづいて符号化、を行な
う。

すなわち′１”２の検出信号Ｎが入力されると、第８図
の場合は符号化ライン画信号の最初の符号化の起点画素
（ａＯ）が白であるため、まず、シリアルビット信号８
を°′０”にして信号Ｑが′０”から１”に変化するま
でクロック信号Ｋｔｓ　を出力し、かつクロック信号Ｋ
ａ　のタイミングでクロック信号Ｋｂ　を出力する。

そして信号Ｑが°°０”から“°１″に変化してカウン
タ＠からａｏａｌの演算値データ信号りが出力されると
、制＃回路（７）はクロック信号ＫｃのタイミングでＶ
（０）のＭＲ符号をシリアルに出力し、最初の符号化を
終了する。

つぎに、最初の符号化が終了すると、制＠回路（７）は
、判別信号Ｂ’　、　Ｗ’がビになっているか否か、す
なわちレジヌタ（５）の出力信号にもとづく画素配列が
全て白または黒になっているか否かを判別し、判別信号
Ｂ’、Ｗ’が共に“０″であれば、レジヌタ（５）のレ
ジヌタ出カ信号に符号化すべき内容が残っていることを
認識し、っぎの符号化を開始する。

ところで、つぎの符号化のときは第７図の第２ビツト■
の位置の黒画素が起点画素（ａＯ）になるため、シリア
ルビット信号Ｓ′を′°１′′にして信号Ｑ′が”■”
からＩＩ　Ｏ１１に変化するまでクロック信号Ｋａ’　
全出力し、かっクロック信号Ｋａ’のタイミングでクロ
ック信号Ｋｂ’を出力する。

そして信号Ｑ′が″】”′から°０″に変化してカウン
タ＠からａｈａ　＋の演算値データ信号Ｄ′か出力され
ると、制御回路（７）は最初の符号化のときと同様にク
ロック信号ＫｃのタイミングでＶ　（０）のＭｌ符号を
シリアルに出力する。

以降、判別信号Ｂ′または４が１”′になるまで前述と
同様の動作をくシ返して符号化ライン画信号の符号化を
終了する。

したがって、前記実施例によると、両画信号の内容が等
しいときには、レジヌタ（５）およびカウンタ昭のみを
動作制■し、ａｎａｌの演算結果のみにもとづいて符号
化ライン画信号の符号化を行なうことができ、符号化の
速度を著しく速めて第７図のようにＶ（０）のＭ　Ｒ符
号が連続するときにも伝送遅れなく符号化を行なうこと
ができる。

また、従来の回路に比較器（縛を付加するとともに、制
御回路（７）の内容を少し変更するだけでよいため、簡
単な回路の付加によシ実現することができる。

なお、前記実“流側ではレジヌタ（５）およびカウンタ
（２）のみを動作制御し、ａｎａｌの演算結果のみにも
とづいて符号化を行なうようにしたが、逆にレジ７り（
２）およびカウンタＩＩＯのみを動作制御し、ａｏｂ＋
の演算結果のみにもとづいて符号化を行なっても同様の
効果を得ることができる。

また、前記実施例ではファクシミリ装置に適用して１単
位分の符号化の終了したデジタル情報信号および１単位
分の符号化するデジタル情報信号を、１ラインの参照ラ
イン画信号、符号化ライン画信号によシそれぞれ形成し
たが、１単位分の両デジタル情報信号が１ラインの画信
号以外の場合に適用することができるのは勿論であシ、
またＭＲ符号化以外の境界差分符号化に適用することが
できるのは勿論である。

【図面の簡単な説明】

第１図ないし第４図はそれぞれＭＲ符号化の原理説明図
、第５図は従来の符、浄化回路のブロック図、第６図以
下の図面はこの発明の符号化方法の１実施例を示し、第
６図（ａ）〜（ｄ）、第７図はそれぞれ画素配列の説明
図、第８図は符号化回路のブロック図である。 （１）　、　（４）・・・参照ラインメモリ、符号化ラ
インメモリ、＋２）　、　（５）・・・参照ラインシフ
トレジヌタ、符号化うインシフトレジヌタ、＋３）　、
　＋６１・・・参照ライン判別器、符号化ライン判別器
、（７）・・・制御回路、萌、□□□・・・参照ライン
カウンタ、符号化ラインカウンタ、特開昭ＧＯ−１７４
５７７（９） ｖＪ１図 第２図 ｏｏ　００ 第３図 第４図 ｉＪｓ　図 ＋２　’ ］コ１ 第６　図 ＄７図

Claims (1)

【特許請求の範囲】
1. ■　１単位分の符号化の終了したデジタル情報信号のラ
   ンレンゲ７および、前記符号化の終了したデジタル情報
   信号のつぎのｌ単位分の符号化するデジタル情報信号の
   ランレングヌをそれぞれ演算するとともに、該演算結果
   にもとづき前記両デジタル情報信号の境界差分を演算し
   て前記符号化するデジタル情報信号の符号化を行なう符
   号化方法において、前記両デジタル情報信号の内容が等
   しいときに、前記両デジタル情報信号のいずれか一方の
   ランレングヌの演算結果のみによシ前記符号化するデジ
   タル情報信号の符号化を行なうことを特徴とする符号化
   方法。