JPS60174A - テレビジヨン受像機 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、複数のビデオ信号による画像内容を同一画面
上に同時に表示できるようにされたテレビジョン受像機
に関する。

背景技術とその問題点 同一画面上に、選局し得る複数のチャンネルの画像内容
を同時に表示できれば、チャンネル選折時等において便
利なことから、第１図に示すようなテレビジョン受像機
が考えられている。

同図において、（１）はアンテナ、（２）はチューナで
ある。チューナ（２）からのビデオ信号Ｓｖｏはスイッ
チ回路（３）に供給される。また、チューナ（２）から
のビデオ信号Ｓｖｏは、１画面分の配憶容量を有する表
示メモリ（４）に供給される。また、この表示メモリ（
４）よシ読み出されたビデオ信号Ｓｖ、はスイッチ回路
（３）Ｋ供給される。そして、このスイッチ回路（３）
の出力が受像管（５）Ｋ供給される。

また、チューナ（２）からのビデオ信号Ｓｖｏは、同期
分離回路（６）に供給される。そして、この同期分離回
路（６）において、水平同期信号ＨＤ及び垂直同期信号
ＶＤが分離されて得られると共に、基準クロック信号Ｃ
ＬＫが発生される。この基準クロック信号ＣＬＫは水平
同期信号ＨＤあるいはカラーサブキャリア信号ｆｌｌＣ
に位相同期したものとされる。

この同期分離回路（６）よシ得られる同期信号ＨＤ　＋
ｖＤ及び基準クロック信号ＣＬＫはメモリ書き込み制御
回路（７）及びメモリ読み出し制御回路（８）に供給さ
れる。制御回路（７）は同期信号ＨＤ、ＶＤを基準とし
て基準クロック信号ＣＬＫをカウントするカウンタを中
心に構成されている。この制御回路（７）から表示メモ
リ（４）には、各チャンネルのビデオ信号を表示メモリ
（４）に書き込むためのアドレス信号及び書き込み匍制
御信号等が供給される。また、開祖１回路（８）も上述
した制御回路（７）と同様に構成される。この制御回路
（８）から表示メモリ（４）には、表示メモリ（４）に
書き込まれているビデオ信号を読み出すためのアドレス
信号及び読み出し制御信号等が供給される。

また、（９）はタイヤ−回路を示し、同期分離回路（６
）よ）同期信号ＨＩ）、ＶＤ及び基準クロック信号ＣＬ
Ｋが供給されると共に、チャンネル切換回路０１よシ切
換タイミング信号Ｓｔが供給される。そして、このタイ
マー回路（９）からは、チャンネルを切換えた後同期系
の位相がはずれるが、その同期がかかるまでの時間が発
生され、同期がかかった後表示メモリ（４）に書き込む
ことのできる１垂直期間のパルスＰｖが発生される。こ
のタイマー回路（９）からのパルスＰｖはチャンネル切
換回路０υ、画面アドレス発生回路０η及びメモリ書き
込み検出回路１２に供給される。

画面アドレス発生回路ａ負においては、ノｅルスＰｖが
カウントされ領域アト９レス信妥ＴＡＤが発生される。

即ち、表示メモリ（４）はチャンネルに対応した夫々の
領域に分けられるが、その領域を指定するアドレス信号
ＴＡＤが発生される。この領域アドレス信号ＴＡＤは表
示メモリ（４）に供給される。尚、この画面アドレス発
生回路ａ９からの＠域アドレスＴＡＤｔｉ表示メモリ（
４）に全てのチャンネルのビデオ信号が書き込オれた後
リセットされるようになされている。

また、メモリ書き込み検出回路０りにおいては、パルス
Ｐｖからタイマー回路（９）の働く回数が検出され、表
示メモリ（４ＨＣ全てのチャンネルのビデオ信号が書き
込まれたととが検出される。そして、書き込み終了信号
Ｓ０が発生され、これが、制御回路（７）、（８）、動
作フラグ発生回路α９のリセット端子Ｒ及び表示フラグ
発生回路６４のセット端子Ｓに供給される。

また、動作フラグ発生回路０１の出力端子Ｑには動作フ
ラグＦＭが得られ、表示メモリ（４）にビデオ信号を書
き込む動作を行っている期間セット状態となるようにさ
れている。即ち、セット端子Ｓには、端子α９及び６ｄ
より電源投入時に発生するＡリーオンリセツ）Ｐ。Ｎ及
び例えば視聴者の操作による表示開始パルスＰ８がオア
回路α力を介して供給され、これらパワーオンリセット
Ｐ。Ｎあるいは表示開始パルスＰ８が発生されたときセ
ット状態とされる。

また、リセット端子Ｒに供給される書き込み終了信号８
つによってリセット状態とされる。出力端子Ｑに得られ
る動作フラグＦＭは、タイマー回路（９）、チャンネル
切換回路α０に供給される。そして、とれら各回路は動
作フラグＦＭがセット状態のとき動作するようＫされる
。

また、チャンネル切換回路頭は、動作フラグＦＭがセッ
ト状態にあるとき、パルスＰｖに従ってチューナ（２）
のチャンネルを順次切換えていくと共に、このチャンネ
ルの切換のタイミングでタイミング信号へが発生され、
これが上述したようにタイマー回路（９）に供給される
。

壕だ、表示フラグ発生回路◇冶の出力端子Ｑには表示フ
ラグＦＤが得られ、この表示フラグＦＤはスイッチ回路
（３）に切換制ｆＩＡ＋信号として供給される。

との場合、スイッチ回路（３）は、表示フラグＦＤがリ
セット状態にあるときはその出力側にチューナ（２）か
らのビデオ信妥Ｓｖｏが得られ、表示フラグＦＤがセッ
ト状態にあるときはその出力側に表示メモリ（４）よシ
読み出されたビデオ信号Ｓｖ、が得られるように制御さ
れる。表示フラグＦＤは、メモリ書き込み検出回路Ｃ１
１５よυセット端子Ｓに供給される書き込み終了信号Ｓ
ｖによってセット状態とされると共に、端子０［有］よ
シリセット端子Ｒに供給される、例えば視聴者の操作に
よ多発生される表示終了パルスＰ８によってリセット状
態とされる。

第１図例は以上のように構成され、以下その動作を簡単
に駁、明する。

まず、例えば初聴者の操作によ多端子０Ｑに表示開始パ
ルスＰ８が供給されると、動作フラグＦＭがセット状態
とされる。そして、タイマー回路（９）及びチャンネル
切換回路α１は動作状態とされ、メモリ書き込み検出回
路（イ）がセットされる。そして、チューナ（２）のチ
ャンネルは所定のものにセットされ、パルスＰｖに基づ
いて制御回路（７）の制御によシ、そのチャンネルのビ
デオ信号が表示メモリ（４）の所定領域に書き込壕れる
。この書き込みが終了するとチャンネル切換回路αＯに
よりチューナ（２）のチャンネルは次のチャンネルにセ
ットされ、同様の動作が行なわれる。この動作が全チャ
ンネルについて行なわれ、全チャンネルのビデオ信号が
表示メモリ（４）の所定領域に書き込まれると、書き込
み検出回路０りよシ書き込み終了信号Ｓつが発生される
。そして、動作フラグＦＭけリセット状態とされると共
に、表示フラグＦＤはセット状態とされる。また、表示
メモリ（４）は制御回路（８）の制御によシ読み出し状
態とされ、書き込まれたビデオ信号Ｓｖｉが読み出され
る。そして、とれがスイッチ回路（３）を介して受像管
（５）に供給され、その画面上には複数チャンネルの画
像内容が同時に表示される。

また、この状態において、端子０梼に視聴者の操作によ
る表示終了パルスＰつが供給されると、表示フラグＦ、
けりセット状態とされ、受像管（５）にはチューナ（２
）からのビデオ信号Ｓｖｏが供給され、通常の表示状態
とされる。

この第１図例によれば、同一画面内に複数チャンネルの
画像内容を同時に表示できるが、表示メモリ（４）に書
き込みがされている期間、即ち動作フラグＦＭがセット
状態にある期間、チューナ（２）のチャンネルの切換毎
に同期がはずれ、受像管（５）の画面上の画像が乱れる
不都合がある。

従って、この第１図例の場合例えば破線図示するように
ブランキング回路α侍を設け、動作フラグＦＭがセット
状態にある期間ブランキングする必要があった。

また、画倫乱れを防止するため、チューナを２個用意し
、一方を通常表示用に、他方を書き込み用に用いること
も老兄られるが、チューナを２個持つという制約の他、
当然にコストアップの要因となる。

発明の目的 本発明は斯る点に鑑み、上述したような画像乱れが生じ
ないようにしたものである。

発明の概要 本発明は上記目的を達成するため、ビデオ信号取シ込み
用のバッファメモリと、表示メモリとを有し、バッファ
メモリへの取シ込みは、取り込まれるビデオ信号から分
離された同期信号に基づいて行ない、このビデオ信号の
表示メモリへの書き込み及び読み出しは同期発生回路か
ら発生される同期信号に基づいて行なうようにしたもの
である。

実施例 以下、第２図を参照しながら本発明の一実施例について
説明しよう。この第２図において、第１図と対応する部
分には同一符号を付して示す。

同図において、（１）はアンテナ、（２）はチューナで
あり、チューナ（２）からのビデオ信号ｓｖｏけスイッ
チ回路（３）に供給される。またチューナ（２）からの
ビデオ信号Ｓｖｏは、バッファメモリ（イ）に供給され
る。

とのバッファメモリ（イ）は、複数チャンネルの画像内
容が同一画面上に表示されるとき、その１分割画面分の
配憶容量を有するものである。このバッファメモリ（イ
）から読み出されたビデオ信号は１画面分の記憶容量を
有する表示メモリ（４）に供給される。そして、この表
示メモリ（４）より読み出されたビデオ信号”ｖ＋はス
イッチ回路（３）に供給される。

そして、スイッチ回路（３）の出力が受像管（５）に供
給される。

また、チューナ（２）からのビデオ信号ｓｖｏは同期分
離回路（６）に供給される。そしてこの分前回路（６）
において、水平同期信号ＨＤ及び垂直同期倫号ｖ９が分
離されて得られると共に、基準クロック信号ＣＬＫが発
生される。この基準クロック信号ＣＬＫは水平同期信号
ＨＤあるいはカラーサブキャリア信号ｆｓｃに位相同期
したものとされる。

この同期分離回路（６）で得られる同期信号ＨＤ、ＶＤ
及び基準クロック信号ＣＬＫは、バッファメモリ制御回
路？や及びタイマー回路（イ）に供給される。

また、タイマー回路（イ）には、端子００及び０Ｑよシ
夫々電源投入時に発生する／？ワーオンリセットＰｏＮ
及び例えば視聴者の操作による表示開始パルスＰｓがオ
ア回路α力を介して供給される。このタイマー回路（イ
）は、パワーオンリセットＰ。Ｎあるいは表示開始ノヤ
ルスＰ８によってその動作が開始され、例えば表示メモ
リ（４）へ全チャンネルのビデオ信号が書き込まれた後
にその動作が停止するようにされている。このタイマー
回路（イ）からチャンネル切換回路盤には制御信号Ｓｃ
が供給される。そして、チューナ（２）のチャンネルは
、この制御信号Ｓｃに基づいて所定のチャンネルから順
次切換えられるようにされる。また、このタイマー回路
（２）からは、チャンネルを切換えた後同期系の位相が
はずれるが、その同期がかかるまでの時間が発生され、
同期がかかった後から１垂直期間のノやルスＰｖが発生
される。上述した制御信号ｓｃによるチューナ（２）の
チャンネルの切換は、最初に所定チャンネルとする場合
を除き、例えばこのノソルスＰｖの終了と同時に行なわ
れる。このパルスＰｖは、バッファメモリ制御回路ｅρ
及び表示メモリ制御回路（ハ）に供給される。

また、バッファメモリ制御回路（ハ）は、バッファメモ
リ（イ）への誓き込みを制御するものである。この制御
回路ｈｃからバッファメモリ（イ）には、上述したパル
スＰｖの期間、アドレス信号、書き込み制御信号等が供
給され、チューナ（２）からのビテ°オ信号が書き込ま
れる。この場合、バッファメモリ翰は１分割画面分の記
憶容量しか持たないので、チューナ（２）からのビデオ
信号は適当なサンプル間隔をもって１画面分書き込まれ
ることになる。

また、表示メモリ制御回路（ハ）は／？シッフメモリに
）からの読み出し、表示メモリ（４）への誉き込み及び
読み出しを制御するためのものである。この制御回路Ｑ
４には、同期発生回路（ハ）よシ水平同期信号Ｈ二、垂
直同期信号ｖＤ′及びクロック信号ＣＬＫ’が供給され
る。この場合、バッファメモリ（イ）からの読み出し、
表示メモリ（４）への書き込みは、上述したパルスＰｖ
によシパッファメモリ翰への書き込みが終了した後に行
なわれる。そしてこの場合、同期信号ＨＤ′、ＶＩ、ク
ロック信号ＣＩ、に’に基づいて、制御回路（財）から
、バッファメモリ翰にアドレス信号、読み出し制゛御信
号等が供給されると共に表示メモリ（４）にアドレス信
号、書き込み制御信号等が供給される。ここで、表示メ
モリ（４）に供給されるアドレス信号はバッファメモリ
（イ）に書き込まれているビデオ信号のチャンネルに対
応したものとされ、バッファメモリ如からのビデオ信号
は表示メモリ（４）の、そのチャンネルに対応した領域
に書き込まれる。

また、表示メモリ（４）からの読み出しは、制御回路（
ハ）から表示メモリ（４）に、同期信号Ｈ，，’＃ＶＤ
′、クロック信号ＣＬＫ’に基づいてアドレス信号及び
ｍ＋出し制御信号が供給されて行なわれる。この場合、
表示メモリ（４）への上述した書き込みとこの読み出し
とが、時分割的に行なわれるようにされる。

また第２図において、（２）はフリップフロップ回路で
ある。そのセット端子Ｓには、オア回路０ηよシパワー
オンリセットＰ。Ｎあるいは表示開始ノ９ルスＰｓが供
給される。またそのリセット端子Ｒには、端子０櫓よシ
表示終了ノ臂ルスＰ。が供給される。そしテ、ソの出力
端子Ｑに得られる信号Ｓ、がスイッチ回路（３）に切換
制御信号として供給される。スイッチ回路（３）は、信
号Ｓ　が１＃であるときけその出方側に表示メモリ（４
）より読み出されたビデオ信号Ｓｖ、が得られ、信号Ｓ
、が０＃であるときけその出力側にチューナ（２）から
のビデオ信号ｓｖｏが得られるように制御される。即ち
、ノヤワーオンリセットＰｏＮあるいけ表示開始パルス
Ｐ８があった後、受像管（５）は表示メモリ（４）から
読み出されたビデオ信号Ｓｖ、で駆動され、その後表示
終了パルスＰおがあると、受像管（５）はチューナ（２
）からのビデオ信号ｓｖ。

で駆動され、通常の表示状態とされる。

本例は以上のように構成され、以下その動作を説明する
。

まず、例えば視聴者の操作によυ端子◇Ｑに表示開始パ
ルスＰｓが供給されると、フリップフロップ回路（ハ）
がセット状態とされ、受像管（５）には表示メモリ（４
）よシ読み出されたビデオ信号Ｓｖ、がスイッチ回路（
３）を介して供給される。−ｔ−ｑ、ノｑルスＰ８はタ
イマー回路（イ）に供給されタイマー回路機の動作が開
始され、チューナ（２）のチャンネルが所定のものにセ
ットされる。そして、同期が安定した後、ノ４ルスＰｖ
に基づきそのチャンネルについてのビデオ信号がバッフ
ァメモリ翰に書き込まれる。そして、この書き込みが終
了すると、パルスＰｖに基づき、バッファメモリ（イ）
からビデオ信号が読み出され表示メモリ（４）のそのチ
ャンネルに対応した領域に書き込まれる。

また、バッファメモリ（イ）への書き込みが終わるとチ
ューナ（２）のチャンネルが次のチャンネルにセットさ
れ、上述したと同様の動作が行なわれる。

そして、これが全チャンネルについて行なわれた後、タ
イマー回路（イ）の制御による書き込み動作は終了する
。

上述したように、受像管（５）には表示メモリ（４）か
ら読み出されたビデオ信号Ｓｖ、が供給されるので、そ
の画面上には複数チャンネルの画像内容が同時に表示さ
れる。

また、この状態において端子０哉に視聴者の操作によシ
表示終了／！ルスＰ８が供給されると、フリップフロッ
プ回路（ハ）はリセット状態とされ、受像管（５）には
チューナ（２）からのビデオ信号Ｓｖｏが供給され、通
常の表示状態とされる。

斯る本例によれば、バッファメモリ翰−＼のｉｔ込みは
書き込まれるビデオ信号から分離された同期信号に基づ
いて行なわれ、またこのビデオ信号の表示メモリ（４）
への書き込み及び読み出（７は同期発生回路に）から発
生される同期信号に基づいて行なわれるので、チューナ
（２）のチャンネル切換時における同期けずれによる画
面上への影響はなく、画像乱れを生じることがない。

尚、上述実施例において、スイッチ回路（３）を切換え
る前に、同期発生回路（ハ）からの同期信号の位相をチ
ューナ（２）の出力に同期するようにしておけば、この
切換時における画面上の乱れもなくなる。

また、上述実施例においては、チューナ（２）の夫夫の
チャンネルからのビデオ信号を取扱ったものであるが、
複数のビデオカメラからのビデオ信号（一般に位相が夫
々異る）による画像を同一画面上に表示するのにも本発
明を同様に適用することができる。

発明の効果 以上述べた本発明によれば、ビデオ信号数シ込み用のバ
ッファメモリと表示メモリとを有し、バッファメモリへ
の取シ込みは取シ込壕れるビデオ信号から分離された同
期信号に基づいて行ない、このビデオ信号の表示メモリ
への書き込み及び読み出しは同期発生回路から発生され
る同期信号に基づいて行なうものである。従って、ビデ
オ信号のバッファメモリへの取シ込みと表示メモリから
の読み出しは完全に分離されて行なわれるので、ビデオ
信号の切換によっても表示画面上における画像乱れは生
じない。そのため、従来のようにブランキング回路等は
必要でなくなる。

【図面の簡単な説明】

第１図はテレビジョン受像機の一例を示す構成図、第２
図は本発明の一実施例を示す構成図である。

Claims (1)

【特許請求の範囲】
1. 複数のビデオ信号による画像内容を同一画面上の夫々割
   当てられた領域に同時に表示できるようにされたテレビ
   ジョン受像機において、複数のビデオ信号を順次切換え
   る切換回路と、少なくとも上記割当てられた領域分の記
   憶容量を有し上記切換えられたビデオ信号が取シ込まれ
   るバッファメモリと、１画面分の記憶容量を有し上記バ
   ッファメモリよシ読み出されたビデオ信号が対応する所
   定領緘に書き込まれる表示メモリと、同期発生回路とを
   備え、上記バッファメモリへの取シ込ミハ上記切換えら
   れたビデオ信号よシ分離された同期信号に基づいて制御
   され、上記バッファメモリからの読み出し、上記表示メ
   モリへの書き込み及び上記表示メモリからの読み出しは
   上記同期発生回路から発生される同期信号に基づいて制
   御され、上記表示メモリから読み出されたビデオ信号で
   受像管が駆動されることを特徴とするテレビジョン受像
   機。