JPS60175449A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS60175449A JPS60175449A JP59030641A JP3064184A JPS60175449A JP S60175449 A JPS60175449 A JP S60175449A JP 59030641 A JP59030641 A JP 59030641A JP 3064184 A JP3064184 A JP 3064184A JP S60175449 A JPS60175449 A JP S60175449A
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- insulating film
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- silicon
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Links
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
Landscapes
- Element Separation (AREA)
- Recrystallisation Techniques (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、平坦な素子分離領域を有する半導体装置の製
造方法に関する。
造方法に関する。
従来例の構成とその問題点
近東、ザファイヤやスピネルなどの絶縁物拐料を基板と
して、その上にシリコンをエピタキシャル成長させたＳ
ＯＩ （５ｉｌｉｃｏｎ Ｏｎ Ｉｎ５ｕｌａｔｏｒ
）構造をもつ半導体装置が種々開発されている。ＳＯＩ
構造を用いると、寄生効果がないのでラッチアップを考
慮する必要がなく、又高集積化が可能になるなど多くの
利点がある。
して、その上にシリコンをエピタキシャル成長させたＳ
ＯＩ （５ｉｌｉｃｏｎ Ｏｎ Ｉｎ５ｕｌａｔｏｒ
）構造をもつ半導体装置が種々開発されている。ＳＯＩ
構造を用いると、寄生効果がないのでラッチアップを考
慮する必要がなく、又高集積化が可能になるなど多くの
利点がある。
ここで従来の一破的なＳＯＩ型デバイス構造について酸
２明しておく。第１図はシリコンゲートＮチャネル型Ｍ
Ｏ８構造の従来例素子断面図である。
２明しておく。第１図はシリコンゲートＮチャネル型Ｍ
Ｏ８構造の従来例素子断面図である。
まずサファイア基板１上全面にＰ型シリコン層２をエピ
タキシャル成長させた後、同シリコン層２を選択エツチ
ングして素子領域を残しこのシリコン層中に、Ｎ型拡散
領域３，４を、ソース、トレインとして形成し、ついで
、ゲート絶縁膜５およびポリシリコンゲート電極６を形
成していたので、素子間分離領域としての層間絶縁膜７
は図に示すように、くぼんだ形となりこの上に形成され
るアルミニウム配線層８にはステップが生じてしまう。
タキシャル成長させた後、同シリコン層２を選択エツチ
ングして素子領域を残しこのシリコン層中に、Ｎ型拡散
領域３，４を、ソース、トレインとして形成し、ついで
、ゲート絶縁膜５およびポリシリコンゲート電極６を形
成していたので、素子間分離領域としての層間絶縁膜７
は図に示すように、くぼんだ形となりこの上に形成され
るアルミニウム配線層８にはステップが生じてしまう。
このだめ、電極配線材料の断線が起こりやすかった。又
、この欠点を取り除くためにＬＯＣＯ３法（Ｌｏｃａｌ
０ｘｉｄａｔｉｏｎ ｏｆ ５ｉｌｉｃｏｎ法）を組
み込んで平坦化を図った例もあるが、ＬＯＣＯ８法特有
のバーズビークの問題があり完全ではなかった。
、この欠点を取り除くためにＬＯＣＯ３法（Ｌｏｃａｌ
０ｘｉｄａｔｉｏｎ ｏｆ ５ｉｌｉｃｏｎ法）を組
み込んで平坦化を図った例もあるが、ＬＯＣＯ８法特有
のバーズビークの問題があり完全ではなかった。
発明の目的
本発明は上記の問題点の解決を図ったものであり、素子
分離領域を形成した後に、シリコンをエピタキシャル成
長させることにより、素子領域と分離領域の間を平坦に
する半導体装置の製造方法の提供を目的とするものであ
る。
分離領域を形成した後に、シリコンをエピタキシャル成
長させることにより、素子領域と分離領域の間を平坦に
する半導体装置の製造方法の提供を目的とするものであ
る。
発明の構成
本発明の半導体装置の製造方法は、絶縁物基板上に二酸
化シリコン膜を成長させた後、フォトレジストパターン
をマスクとして二酸化シリコン膜の選択エツチングを行
い素子分離領域を形成し、次いで、絶縁物基板が露出し
ている部分にシリコンを二酸化シリコン膜と同じ膜厚に
なるまでエピタキシャル成長させ素子領域を形成する工
程を備えたもので、これにより完全に平坦な素子分離領
域の形成が実現される。
化シリコン膜を成長させた後、フォトレジストパターン
をマスクとして二酸化シリコン膜の選択エツチングを行
い素子分離領域を形成し、次いで、絶縁物基板が露出し
ている部分にシリコンを二酸化シリコン膜と同じ膜厚に
なるまでエピタキシャル成長させ素子領域を形成する工
程を備えたもので、これにより完全に平坦な素子分離領
域の形成が実現される。
発明の実施例
本発明による半導体装置の製造方法の一実施例として、
サファイアを基板として用いた場合の、ＮチャネルＭＯ
８）ランジスタについて説明する。
サファイアを基板として用いた場合の、ＮチャネルＭＯ
８）ランジスタについて説明する。
第２図ａ−ｃはその工程順断面図である。
まず第２図ａに示すようにサファイア基板１の（１１０
２）面上に二酸化シリコン膜９をＣＶＤ法により３５０
０Ａ成長させ、フォトレジストパターン１．０をマスク
として二酸化シリコン膜９の異方性エツチングを行い、
素子分離領域のみ二酸化シリコン膜９を残す。次いでフ
ォトレジスト１゜を除去し、第２図すのように、５ＩＨ
４ガスを用いて、９６０℃、５分でサファイア基板露出
部にＰ型シリコン層２を３５０・０人、つまり、二酸化
シリコン膜９と同じ厚さにエピタキシャル成長させる。
２）面上に二酸化シリコン膜９をＣＶＤ法により３５０
０Ａ成長させ、フォトレジストパターン１．０をマスク
として二酸化シリコン膜９の異方性エツチングを行い、
素子分離領域のみ二酸化シリコン膜９を残す。次いでフ
ォトレジスト１゜を除去し、第２図すのように、５ＩＨ
４ガスを用いて、９６０℃、５分でサファイア基板露出
部にＰ型シリコン層２を３５０・０人、つまり、二酸化
シリコン膜９と同じ厚さにエピタキシャル成長させる。
このようにして素子領域と分離領域の間のステップをな
くシ、完全な平坦化を実現することができる。以下、従
来と同様の工程を経て第２図Ｃの素子構造を得ることが
できる。なお、図中の符号で第１図と同じものは同じ構
成要素である。第１図と第２図Ｃを比べると、第２図Ｃ
では素子間分離領域におけるアルミニウム配線層８のス
テップがなくなっており、アルミニウム配線層８の断線
のおそれがなくなっている。
くシ、完全な平坦化を実現することができる。以下、従
来と同様の工程を経て第２図Ｃの素子構造を得ることが
できる。なお、図中の符号で第１図と同じものは同じ構
成要素である。第１図と第２図Ｃを比べると、第２図Ｃ
では素子間分離領域におけるアルミニウム配線層８のス
テップがなくなっており、アルミニウム配線層８の断線
のおそれがなくなっている。
以上本発明の方法を一例を示して説明したのであるが、
絶縁物基板としてはサファイア以外のもノテモよく、シ
リコンをエピタキシャル成長させることができるもので
あれば、本発明の方法により素子領域と分離領域の間を
完全に平坦にすることができる。
絶縁物基板としてはサファイア以外のもノテモよく、シ
リコンをエピタキシャル成長させることができるもので
あれば、本発明の方法により素子領域と分離領域の間を
完全に平坦にすることができる。
発明の効果
本発明の方法によれば、素子領域と分離領域の間のステ
ップをなくシ、完全な平坦化を実現することができる。
ップをなくシ、完全な平坦化を実現することができる。
よって電極配線の断線防止に非常に有用である。
第１図は従来例を説明するだめの断面図、第２図ａ−ｃ
は本発明実施例の工程順断面図である。 １・・・・・サファイア基板、２・・・・・・Ｐ型シリ
コン層、３．４・・・・・・Ｎ型拡散領域（ソース、ド
レイン）、５・・・・・ゲート酸化膜、６・・・・・・
ポリシリコンゲート、７・・・・・・層間絶縁膜、８・
・・・・・アルミニウム配線層、９・・・・・・二酸化
シリコン膜、１ｏ・・・・・・フォトレジスト。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 第２図 （α２ 第２図 （ｂ〕 ２ ’？ 、２ ／ （す
は本発明実施例の工程順断面図である。 １・・・・・サファイア基板、２・・・・・・Ｐ型シリ
コン層、３．４・・・・・・Ｎ型拡散領域（ソース、ド
レイン）、５・・・・・ゲート酸化膜、６・・・・・・
ポリシリコンゲート、７・・・・・・層間絶縁膜、８・
・・・・・アルミニウム配線層、９・・・・・・二酸化
シリコン膜、１ｏ・・・・・・フォトレジスト。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 第２図 （α２ 第２図 （ｂ〕 ２ ’？ 、２ ／ （す
Claims (1)
- 絶縁物基板上に絶縁膜を堆積させる工程、前記絶縁膜上
にレジストパターンを形成する工程、前記レジストパタ
ーンをマスクとして前記絶縁膜を選択的に除去する工程
、及び前記絶縁膜の選択的除去により露出した前記絶縁
物基板上にのみ前記絶縁膜と同厚の素子形成用シリコン
層をエピタキシャル成長さぜる工程をそなえだ半導体装
置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59030641A JPS60175449A (ja) | 1984-02-20 | 1984-02-20 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59030641A JPS60175449A (ja) | 1984-02-20 | 1984-02-20 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60175449A true JPS60175449A (ja) | 1985-09-09 |
Family
ID=12309457
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59030641A Pending JPS60175449A (ja) | 1984-02-20 | 1984-02-20 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60175449A (ja) |
-
1984
- 1984-02-20 JP JP59030641A patent/JPS60175449A/ja active Pending
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