JPH0212942A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH0212942A JPH0212942A JP16395888A JP16395888A JPH0212942A JP H0212942 A JPH0212942 A JP H0212942A JP 16395888 A JP16395888 A JP 16395888A JP 16395888 A JP16395888 A JP 16395888A JP H0212942 A JPH0212942 A JP H0212942A
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- Japan
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- film
- oxide film
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- silicon
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
本発明は半導体装置の製造方法に係り、特にＭＯＳ型Ｌ
ＳＩ（絶縁ゲート型大規模集積回路）の素子分離領域形
成工程に関する。
ＳＩ（絶縁ゲート型大規模集積回路）の素子分離領域形
成工程に関する。
（従来の技術）
従来のＭＯＳ型ＬＳＩの素子分離領域形成工程を第２図
に示している。即ち、先ず、第２図（ａ）に示すように
、半導体基板２１上に酸化膜２２を形成し、この酸化膜
２２上に多結晶シリコン２３および耐酸化性膜（例えば
シリコン窒化膜２４）を順次堆積し、このシリコン窒化
膜２４を素子分離領域形成予定部だけ選択的にエツチン
グ除去する。この際、素子分離領域形成予定部の半導体
基板内に基板と同導電型の不純物２５をイオン注入する
こともある。
に示している。即ち、先ず、第２図（ａ）に示すように
、半導体基板２１上に酸化膜２２を形成し、この酸化膜
２２上に多結晶シリコン２３および耐酸化性膜（例えば
シリコン窒化膜２４）を順次堆積し、このシリコン窒化
膜２４を素子分離領域形成予定部だけ選択的にエツチン
グ除去する。この際、素子分離領域形成予定部の半導体
基板内に基板と同導電型の不純物２５をイオン注入する
こともある。
次に、基板全面を酸化すると、第２図（ｂ）に示すよう
に、前記多結晶シリコン２３と半導体基板２１とが酸化
されて素子分離酸化膜２６が形成される。次に、前記シ
リコン窒化膜２４と多結晶シリコン２３と酸化膜２２と
をエツチング除去することによって、第２図（Ｃ）に示
すように素子分離が完成する。
に、前記多結晶シリコン２３と半導体基板２１とが酸化
されて素子分離酸化膜２６が形成される。次に、前記シ
リコン窒化膜２４と多結晶シリコン２３と酸化膜２２と
をエツチング除去することによって、第２図（Ｃ）に示
すように素子分離が完成する。
しかし、上記したような素子分離領域形成工程は、主に
、半導体基板２１を酸化するので、素子分離酸化膜２６
は第２図（ｃ）に示すように基板２１に深く潜り込んだ
形状となる。この為、この後の工程で素子分離酸化膜２
６をエツチングする毎にそのバーズビークが後退し、窪
んだ部分の基板２１が露出してくるようになる。従って
、素子を微細化することに伴って、第３図に示すように
、素子分離領域２６と素子分離領域２６とが接近すると
、素子領域２７の表面が凹凸状になり、この凹凸が激し
くなると表面の面方位が不定になり、この素子領域２７
に形成されるＭＯＳ）ランジスタの信頼性等が悪化する
という問題点があった。
、半導体基板２１を酸化するので、素子分離酸化膜２６
は第２図（ｃ）に示すように基板２１に深く潜り込んだ
形状となる。この為、この後の工程で素子分離酸化膜２
６をエツチングする毎にそのバーズビークが後退し、窪
んだ部分の基板２１が露出してくるようになる。従って
、素子を微細化することに伴って、第３図に示すように
、素子分離領域２６と素子分離領域２６とが接近すると
、素子領域２７の表面が凹凸状になり、この凹凸が激し
くなると表面の面方位が不定になり、この素子領域２７
に形成されるＭＯＳ）ランジスタの信頼性等が悪化する
という問題点があった。
（発明が解決しようとする課題）
本発明は、上記したように従来の素子分離領域形成工程
では主として半導体基板を酸化するので、素子分離酸化
膜が基板に深く潜り込んだ形状となり、素子を微細化す
ることに伴って素子分離領域と素子分離領域とが接近し
て素子領域の表面の凹凸状が激しくなると、表面の面方
位が不定になり、ＭＯＳトランジスタの信頼性等が悪化
するという問題点を解決すべくなされたもので、素子分
離酸化膜が基板に深く潜り込むことを防止でき、素子を
微細化することに伴って素子分離領域と素子分離領域と
が接近しても素子領域の表面は殆ど平坦であり、ＭＯＳ
トランジスタを基板と同じ結晶面上に形成することが可
能になり、ＭＯＳ）ランジスタの信頼性を改善し得る半
導体装置の製造方法を提供することを目的とする。
では主として半導体基板を酸化するので、素子分離酸化
膜が基板に深く潜り込んだ形状となり、素子を微細化す
ることに伴って素子分離領域と素子分離領域とが接近し
て素子領域の表面の凹凸状が激しくなると、表面の面方
位が不定になり、ＭＯＳトランジスタの信頼性等が悪化
するという問題点を解決すべくなされたもので、素子分
離酸化膜が基板に深く潜り込むことを防止でき、素子を
微細化することに伴って素子分離領域と素子分離領域と
が接近しても素子領域の表面は殆ど平坦であり、ＭＯＳ
トランジスタを基板と同じ結晶面上に形成することが可
能になり、ＭＯＳ）ランジスタの信頼性を改善し得る半
導体装置の製造方法を提供することを目的とする。
［発明の構成］
（課題を解決するための手段）
本発明の半導体装置の製造方法は、半導体基板上に酸化
膜を形成し、この酸化膜上に多結晶シリコンおよび耐酸
化性膜を順次堆積し、上記耐酸化性膜を選択的にエツチ
ング除去して前記多結晶シリコンを選択的に露出させ、
この露出さゼた多結晶シリコン上にシリコン層をエピタ
キシャル成長させ、前記耐酸化性膜から露出したエピタ
キシャル成長シリコン層と前記多結晶シリコンと半導体
基板とを酸化して素子分離酸化膜を形成することを特徴
とする。
膜を形成し、この酸化膜上に多結晶シリコンおよび耐酸
化性膜を順次堆積し、上記耐酸化性膜を選択的にエツチ
ング除去して前記多結晶シリコンを選択的に露出させ、
この露出さゼた多結晶シリコン上にシリコン層をエピタ
キシャル成長させ、前記耐酸化性膜から露出したエピタ
キシャル成長シリコン層と前記多結晶シリコンと半導体
基板とを酸化して素子分離酸化膜を形成することを特徴
とする。
（作用）
主に、素子分離領域形成予定部に選択的にエピタキシャ
ル成長させたシリコン層を酸化して素子分離酸化膜を形
成するするので、素子分離酸化膜が基板に深く潜り込む
ことを防止でき、素子を微細化することに伴って素子分
離領域と素子分離領域とが接近しても素子領域の表面は
殆ど平坦になり、ＭＯＳトランジスタを基板と同じ結晶
面上に形成することが可能になり、ＭＯＳ）ランジスタ
の信頼性を改善することが可能になる。
ル成長させたシリコン層を酸化して素子分離酸化膜を形
成するするので、素子分離酸化膜が基板に深く潜り込む
ことを防止でき、素子を微細化することに伴って素子分
離領域と素子分離領域とが接近しても素子領域の表面は
殆ど平坦になり、ＭＯＳトランジスタを基板と同じ結晶
面上に形成することが可能になり、ＭＯＳ）ランジスタ
の信頼性を改善することが可能になる。
（実施例）
以下、図面を参照して本発明の一実施例を詳細に説明す
る。
る。
第１図（ａ）乃至（ｃ）は本発明の半導体装置の製造方
法の一実施例に係るＭＯＳ型ＬＳＩの素子分離領域形成
工程を示している。即ち、先ず、第１図（ａ）に示すよ
うに、半導体基板１上に酸化膜２を形成し、この酸化膜
２上に多結晶シリコン３および耐酸化性膜（例えばシリ
コン窒化膜４）を順次堆積し、このシリコン窒化膜４を
素子分離領域形成予定部だけ選択的にエツチング除去す
る。
法の一実施例に係るＭＯＳ型ＬＳＩの素子分離領域形成
工程を示している。即ち、先ず、第１図（ａ）に示すよ
うに、半導体基板１上に酸化膜２を形成し、この酸化膜
２上に多結晶シリコン３および耐酸化性膜（例えばシリ
コン窒化膜４）を順次堆積し、このシリコン窒化膜４を
素子分離領域形成予定部だけ選択的にエツチング除去す
る。
この際、素子分離領域形成予定部の半導体基板内に基板
と同導電型の不純物５をイオン注入することもある。こ
こまでの工程は、第２図（ａ）を参照して前述した従来
の工程と同様である。
と同導電型の不純物５をイオン注入することもある。こ
こまでの工程は、第２図（ａ）を参照して前述した従来
の工程と同様である。
次に、第１図（ｂ）に示すように、前記露出させた多結
晶シリコン３上にシリコン層７をエピタキシャル成長さ
せる。次に、基板全面を酸化すると、第１図（Ｃ）に示
すように、前記シリコン窒化膜４から露出したエピタキ
シャル成長シリコン層７と前記多結晶シリコン３と半導
体基板１とが酸化して素子分離酸化膜６が形成される。
晶シリコン３上にシリコン層７をエピタキシャル成長さ
せる。次に、基板全面を酸化すると、第１図（Ｃ）に示
すように、前記シリコン窒化膜４から露出したエピタキ
シャル成長シリコン層７と前記多結晶シリコン３と半導
体基板１とが酸化して素子分離酸化膜６が形成される。
次に、図示しないが、前記シリコン窒化膜４と多結晶シ
リコン３と酸化膜２とをエツチング除去することによっ
て素子分離が完成する。
リコン３と酸化膜２とをエツチング除去することによっ
て素子分離が完成する。
上記したような素子分離領域形成工程は、土に、素子分
離領域形成予定部に選択的にエピタキシャル成長させた
シリコン層７を酸化して素子分離酸化膜６を形成するの
で、素子分離酸化膜６か鵜板１に深く潜り込むことはな
く、むしろ、素子分離酸化膜６が基板１の上部に突き出
た形状となる。
離領域形成予定部に選択的にエピタキシャル成長させた
シリコン層７を酸化して素子分離酸化膜６を形成するの
で、素子分離酸化膜６か鵜板１に深く潜り込むことはな
く、むしろ、素子分離酸化膜６が基板１の上部に突き出
た形状となる。
この為、この後の工程で素子分離酸化膜６をエツチング
しても、素子領域の表面は殆ど平坦である。
しても、素子領域の表面は殆ど平坦である。
従って、素子を微細化することに伴って素子分離領域と
素子分離領域とが接近しても素子領域の表面は殆ど平坦
であり、ＭＯＳトランジスタを基板と同じ結晶面上に形
成することが可能になり、ＭＯＳ）ランジスタの信頼性
を改善することが可能になる。
素子分離領域とが接近しても素子領域の表面は殆ど平坦
であり、ＭＯＳトランジスタを基板と同じ結晶面上に形
成することが可能になり、ＭＯＳ）ランジスタの信頼性
を改善することが可能になる。
［発明の効果］
上述したように本発明の半導体装置の製造方法によれば
、素子分離酸化膜が基板に深く潜り込むことを防止でき
、素子を微細化することに伴って素子分離領域と素子分
離領域とが接近しても素子領域の表面は殆ど平坦であり
、ＭＯＳトランジスタを基板と同じ結晶面上に形成する
ことが可能になり、ＭＯＳ）ランジスタの信頼性を改善
することができる。
、素子分離酸化膜が基板に深く潜り込むことを防止でき
、素子を微細化することに伴って素子分離領域と素子分
離領域とが接近しても素子領域の表面は殆ど平坦であり
、ＭＯＳトランジスタを基板と同じ結晶面上に形成する
ことが可能になり、ＭＯＳ）ランジスタの信頼性を改善
することができる。
第１図（ａ）乃至（ｃ）は本発明の半導体装置の製造方
法の一実施例に係るＭＯＳ型ＬＳＩの素子分離領域形成
工程を示す断面図、第２図は（ａ）乃至（ｃ）は従来の
ＭＯＳ型ＬＳＩの素子分離領域形成工程を示す断面図、
第３図は第２図の素子分離領域形成工程により形成され
たＭＯＳ型ＬＳＩの素子分離領域および素子領域を示す
断面図である。 １・・・・・・半導体基板、２・・・・・・酸化膜、３
・・・・・・多結晶シリコン、４・・・・・・シリコン
窒化膜、６・・・・・・素子分離酸化膜、７・・・・・
・エピタキシャル成長シリコン層。 出願人代理人 弁理士 鈴江武彦 第 図 第 図 第 図
法の一実施例に係るＭＯＳ型ＬＳＩの素子分離領域形成
工程を示す断面図、第２図は（ａ）乃至（ｃ）は従来の
ＭＯＳ型ＬＳＩの素子分離領域形成工程を示す断面図、
第３図は第２図の素子分離領域形成工程により形成され
たＭＯＳ型ＬＳＩの素子分離領域および素子領域を示す
断面図である。 １・・・・・・半導体基板、２・・・・・・酸化膜、３
・・・・・・多結晶シリコン、４・・・・・・シリコン
窒化膜、６・・・・・・素子分離酸化膜、７・・・・・
・エピタキシャル成長シリコン層。 出願人代理人 弁理士 鈴江武彦 第 図 第 図 第 図
Claims (1)
- 【特許請求の範囲】 半導体基板上に酸化膜を形成する工程と、 この酸化膜上に多結晶シリコンおよび耐酸化性膜を順次
堆積する工程と、 上記耐酸化性膜を選択的にエッチング除去して前記多結
晶シリコンを選択的に露出させる工程と、この露出させ
た多結晶シリコン上にシリコン層をエピタキシャル成長
させる工程と、 前記耐酸化性膜から露出したエピタキシャル成長シリコ
ン層と前記多結晶シリコンと半導体基板とを酸化して素
子分離酸化膜を形成する工程とを具備することを特徴と
する半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16395888A JPH0212942A (ja) | 1988-06-30 | 1988-06-30 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16395888A JPH0212942A (ja) | 1988-06-30 | 1988-06-30 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0212942A true JPH0212942A (ja) | 1990-01-17 |
Family
ID=15784052
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16395888A Pending JPH0212942A (ja) | 1988-06-30 | 1988-06-30 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0212942A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5215935A (en) * | 1990-08-31 | 1993-06-01 | Mitsubishi Denki Kabushiki Kaisha | Method of forming isolation region in semiconductor device |
| US5683933A (en) * | 1995-06-19 | 1997-11-04 | Nippon Precision Circuits Inc. | Method of fabricating a semiconductor device |
-
1988
- 1988-06-30 JP JP16395888A patent/JPH0212942A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5215935A (en) * | 1990-08-31 | 1993-06-01 | Mitsubishi Denki Kabushiki Kaisha | Method of forming isolation region in semiconductor device |
| US5683933A (en) * | 1995-06-19 | 1997-11-04 | Nippon Precision Circuits Inc. | Method of fabricating a semiconductor device |
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