JPS6017554A - インタ−フエ−ス制御方式 - Google Patents
インタ−フエ−ス制御方式Info
- Publication number
- JPS6017554A JPS6017554A JP58124440A JP12444083A JPS6017554A JP S6017554 A JPS6017554 A JP S6017554A JP 58124440 A JP58124440 A JP 58124440A JP 12444083 A JP12444083 A JP 12444083A JP S6017554 A JPS6017554 A JP S6017554A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- signal lines
- group
- program
- matrix
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000011159 matrix material Substances 0.000 claims description 4
- 238000000034 method Methods 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 4
- 238000002955 isolation Methods 0.000 description 2
- TYZROVQLWOKYKF-ZDUSSCGKSA-N linezolid Chemical compound O=C1O[C@@H](CNC(=O)C)CN1C(C=C1F)=CC=C1N1CCOCC1 TYZROVQLWOKYKF-ZDUSSCGKSA-N 0.000 description 1
- 229960003907 linezolid Drugs 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L12/00—Data switching networks
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Information Transfer Systems (AREA)
- Communication Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の属する技術分野〕
本発明は、電気的機能ブロックと外部を接続するインタ
ーフェース制御方式に関する。
ーフェース制御方式に関する。
従来、この種のインターフェースは、外部と接続する端
子の機能が各端子の物理的な位置によって固定されてい
た。したがって、端子機能の種類、数量が同一でも、物
理的な位置が異なると対応できない欠点であった。
子の機能が各端子の物理的な位置によって固定されてい
た。したがって、端子機能の種類、数量が同一でも、物
理的な位置が異なると対応できない欠点であった。
本発明は、前記欠点を解決し、端子の機能と物理的な位
置の関係をプログラマブルにすることにより、端子の物
理的な位置が異なる外部機器との接続に容易に対応でき
るインターフェース制御方式を提供することを目的とす
る。
置の関係をプログラマブルにすることにより、端子の物
理的な位置が異なる外部機器との接続に容易に対応でき
るインターフェース制御方式を提供することを目的とす
る。
本発明は、一般の電気的機能ブロックインターフェース
制御方式において、前記機能ブロックの内部信号線と外
部端子との接続を制御する７１−ワックス形接続手段と
、前記マＩ−リソクス接続手段に前記機能ブロックの内
部信号線と前記外部端子との対応を設定するプログラム
手段と、プログラム時に前記機能ブロックと前記マＩ・
ワックス形接続手段とを切り離す第一の切り離し手段と
、プログラム時にマトリックス形接続手段から前記プロ
グラム手段へのフィードバックを防止するために前記マ
トリックス形接続手段と前記外部端子とを切り離す第二
の切り離し手段とより構成されたことを特徴とする。
制御方式において、前記機能ブロックの内部信号線と外
部端子との接続を制御する７１−ワックス形接続手段と
、前記マＩ−リソクス接続手段に前記機能ブロックの内
部信号線と前記外部端子との対応を設定するプログラム
手段と、プログラム時に前記機能ブロックと前記マＩ・
ワックス形接続手段とを切り離す第一の切り離し手段と
、プログラム時にマトリックス形接続手段から前記プロ
グラム手段へのフィードバックを防止するために前記マ
トリックス形接続手段と前記外部端子とを切り離す第二
の切り離し手段とより構成されたことを特徴とする。
次に本発明について、図面を参照して詳細に説明する。
第１図は本発明の一つの実施例インターフェース制御装
置のブロック構成図である。第１図において、外部端子
１０１〜１２０は、信号線１００１〜１０２０のグルー
プによってブ髪コグラム回路１に接続される。
置のブロック構成図である。第１図において、外部端子
１０１〜１２０は、信号線１００１〜１０２０のグルー
プによってブ髪コグラム回路１に接続される。
信号線１００１−１０２０のグループによってブし】グ
ラム回路１に接続される。マトリックス形接続回路２ば
、信号線２００１〜２０４０のグループによってプログ
ラム回路１と接続され、信号線３００１〜３０２０のグ
ループ乙こよって切り離し回路３と接続され、信号線４
００１〜４０２０のグループによって切り離し回路４と
接続される。機能ブロック５は、信号線５００１へ−５
０２０のグループによって切り離し回路３に接続される
。
ラム回路１に接続される。マトリックス形接続回路２ば
、信号線２００１〜２０４０のグループによってプログ
ラム回路１と接続され、信号線３００１〜３０２０のグ
ループ乙こよって切り離し回路３と接続され、信号線４
００１〜４０２０のグループによって切り離し回路４と
接続される。機能ブロック５は、信号線５００１へ−５
０２０のグループによって切り離し回路３に接続される
。
また外部端子１０１〜１２０は、信号線１００１〜１０
２０のグループによって切り離し回路４に接続される。
２０のグループによって切り離し回路４に接続される。
プログラム／ノーマル動作切換え端子１９０は、信号線
９００１によってプログラム回路１、切り離し回路３お
よび切り離し回路４に接続される。
９００１によってプログラム回路１、切り離し回路３お
よび切り離し回路４に接続される。
このように構成されたインターフェース制御装置の動作
について、図を用いて説明する。第１図において、まず
プログラム／ノーマル動作切換え端子１９０からプログ
ラムモードを指定すると、切り離し回路３、切り離し回
路４によってそれぞれ信号線３００１〜３０２０のグル
ープ、信号線４００１〜４０２０のグループは、無効（
Ｈｉ −２状態）となる。この状態で外部端子１０１〜
１２０からプログラム回路１を制御して、マトリックス
形接続回路２に、信号線３００１〜３０２０のグループ ープの個々の信号線の対応をプログラミングする。
について、図を用いて説明する。第１図において、まず
プログラム／ノーマル動作切換え端子１９０からプログ
ラムモードを指定すると、切り離し回路３、切り離し回
路４によってそれぞれ信号線３００１〜３０２０のグル
ープ、信号線４００１〜４０２０のグループは、無効（
Ｈｉ −２状態）となる。この状態で外部端子１０１〜
１２０からプログラム回路１を制御して、マトリックス
形接続回路２に、信号線３００１〜３０２０のグループ ープの個々の信号線の対応をプログラミングする。
次に、プログラム／ノーマルモード動作切換え端子１９
０からノーマルモードを指定すると、プログラム回路１
によって信号線２００１〜２０４０のグループは無効（
Ｈｉ−ｚ状態）となる。また、切り離し回路３と切り離
し回路４は無効となる。すなわち、機能ブロック５ば信
号線５００１〜５０２０のグループによって直接マＩー
リソクス形接続回路２に接続され、外部端子１０１〜１
２０は、信号線１００１〜１０２０によって直接マトリ
ックス形接続回路２に接続された状態となる。そして、
先に述べた７１−リソラス形接続回路２のプログラムさ
れた内容によって、信号線５００１〜５０２０のグルー
プと信号線１００１〜１０２０のグループの個々の信号
線が対応づけられる。
０からノーマルモードを指定すると、プログラム回路１
によって信号線２００１〜２０４０のグループは無効（
Ｈｉ−ｚ状態）となる。また、切り離し回路３と切り離
し回路４は無効となる。すなわち、機能ブロック５ば信
号線５００１〜５０２０のグループによって直接マＩー
リソクス形接続回路２に接続され、外部端子１０１〜１
２０は、信号線１００１〜１０２０によって直接マトリ
ックス形接続回路２に接続された状態となる。そして、
先に述べた７１−リソラス形接続回路２のプログラムさ
れた内容によって、信号線５００１〜５０２０のグルー
プと信号線１００１〜１０２０のグループの個々の信号
線が対応づけられる。
第２図は、ノーマルモード時の一実施例のブロック構成
図である。７１−リノクス形接続回路２が第２図に示す
ようにプログラムされた場合には、機能フロック５の信
号線５００１、５００２、５００３、５００４、５００
５、５００６、５００７、５００８はそれぞれ外部端子
１０８、ＬＯＴ 、１０６ 、１０５、１０１ 、１０
２ 、１０３ 、１０４と接続される。
図である。７１−リノクス形接続回路２が第２図に示す
ようにプログラムされた場合には、機能フロック５の信
号線５００１、５００２、５００３、５００４、５００
５、５００６、５００７、５００８はそれぞれ外部端子
１０８、ＬＯＴ 、１０６ 、１０５、１０１ 、１０
２ 、１０３ 、１０４と接続される。
本発明は以上説明したように、外部端子と機能ブロック
の内部信号線の対応をプログラマブルにすることにより
、外部端子の機能を各ピン間で任意に入れ換えることが
容易にでき端子の物理的あ位置が異なる外部機器との接
続に対応できる優れた効果がある。
の内部信号線の対応をプログラマブルにすることにより
、外部端子の機能を各ピン間で任意に入れ換えることが
容易にでき端子の物理的あ位置が異なる外部機器との接
続に対応できる優れた効果がある。
第１図は本発明実施例インターフェース制御回路のブロ
ック構成図。 第２図はそのノーマルモード時の一実施例のブロック構
成図。 １・・・プログラム回路、２・・・７トリノクス形接続
回路、３、４・・・切り離し回路、５・・・機能ブロッ
ク、１０１〜１２０・・・外部端子、１９０・・・プロ
グラム／ノーマル動作切換え端イ。
ック構成図。 第２図はそのノーマルモード時の一実施例のブロック構
成図。 １・・・プログラム回路、２・・・７トリノクス形接続
回路、３、４・・・切り離し回路、５・・・機能ブロッ
ク、１０１〜１２０・・・外部端子、１９０・・・プロ
グラム／ノーマル動作切換え端イ。
Claims (1)
- （１） 電気的機能ブロックと外部機器との接続を制御
するインターフェース制御方式において、前記機能ブロ
ックの内部信号線と外部端子との接続を制御するマトリ
ックス形接続手段と前記マトリックス形接続手段に前記
機能ブロックの内部信号線と 前記外部端子との対応を設定するプログラム手段と〜 プログラム時に前記機能ブロックと前記マトリックス形
接続手段とを切り離す第一の切り離し手段と、 プログラム時にマトリックス形接続手段から前記プログ
ラム手段へのフィードバックを防止するため前記マトリ
ックス形接続手段と前記外部端子とを切り離す第二の切
り離し手段と より構成されたことを特徴とするインターフェース制御
方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58124440A JPS6017554A (ja) | 1983-07-08 | 1983-07-08 | インタ−フエ−ス制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58124440A JPS6017554A (ja) | 1983-07-08 | 1983-07-08 | インタ−フエ−ス制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6017554A true JPS6017554A (ja) | 1985-01-29 |
Family
ID=14885551
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58124440A Pending JPS6017554A (ja) | 1983-07-08 | 1983-07-08 | インタ−フエ−ス制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6017554A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61194486U (ja) * | 1985-05-27 | 1986-12-03 | ||
| JPS62129095A (ja) * | 1985-11-29 | 1987-06-11 | ジューキ株式会社 | ミシンの１針縫い装置 |
| JPS63177483U (ja) * | 1987-05-11 | 1988-11-17 |
-
1983
- 1983-07-08 JP JP58124440A patent/JPS6017554A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61194486U (ja) * | 1985-05-27 | 1986-12-03 | ||
| JPS62129095A (ja) * | 1985-11-29 | 1987-06-11 | ジューキ株式会社 | ミシンの１針縫い装置 |
| JPS63177483U (ja) * | 1987-05-11 | 1988-11-17 |
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