JPH01118193A

JPH01118193A - 画像メモリのアクセス装置

Info

Publication number: JPH01118193A
Application number: JP63241115A
Authority: JP
Inventors: Makoto Fujita; 良藤田; Yasushi Fukunaga; 泰福永
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1988-09-28
Filing date: 1988-09-28
Publication date: 1989-05-10
Anticipated expiration: 2009-06-22
Also published as: JPH0648437B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、多層構造の画像メモリを、高速に、読み出し
、書き込む方式に係り、特に、画像メモリの各層に演算
装置を設は図形９画像を高速に処理するに好適な多層＋
ｒＩ造をなす画像メモリのアクセス装置に関する。

〔従来技術〕

従来のカラー画像の表示制御装置を第１図と第２図を用
いて説明する。

第１図は、１画素Ｎビットのカラー情報をもっＮＷＩよ
り成る画像メモ１Ｊ４０７，４０８，４．０９を各層の
画像メモリ単位に、マイクロプロセッサなどの制御装置
４０１がアクセスする方式を示したブロック図である。

制御装置４０１は、画像メモリのアドレス信号４０２に
より画像メモリの１ワードを指定する。アドレス信号４
０２の一部は、データスイッチ４０６からのメモリコン
トロールスイッチ４０５に入力され、制御装置４０１が
らのメモリコントロール信号４０３と、データライン４
０４はＮ層の両性メモリ４０７，４０８゜４ｏ９のどれ
か−っに接続される。このように指定される１ワードデ
ータは、制御装置４０１のメモリコントロール信号４０
３に従って、読み出し書き込みが行なわれる。画性メモ
リ４０７．４０８゜４０９のデータは、常時、デイスプ
レィコントローラ４１０に読み出され、ＣＲＴなどの表
示装置４１１に表示される。

第２図に１画像単位に画像メモリをアクセスする画像メ
モリの制御回路のブロック図を示す。

制御装置４０１から出るＮビットのデータライン４０４
は、画像メモリの各層４１２，４１３゜４１１１に各々
−ビットずつ接続される。アドレス信号４０２は、画像
メモリの各層４１２，４１３゜４１４の一ビットを指定
し、そのＮビットの信号、即ち、一画素のデータに対し
、メモリコントロール信号４０３によって書き込み、又
は、読み出しを行なう。

〔発明が解決しようとする課題〕上記従来技術において、前者のメモリアクセス方式では
、一つの画素を書き込むために画像メモリの層の数、す
なわちＮ回メモリアクセスを行わなければならず、画像
メモリの層の数が増加するに従い処理時間も増大すると
いう欠点があった。

但し、この方式の場合、１ワードを構成するビット数を
Ｗとすると、水平に並んだＷ画素は、やはり、Ｎ回のメ
モリアクセスで行なえるものである。

他方、後者のメモリアクセス方式は、直線を描画する時
の様な場合には有効であるが、塗り潰しなどのラスター
単位の処理には向いていない。なぜならば、画像メモリ
４−１２，４１３，４１４は通常デイスプレィコン１−
ローラ４１０に読み出されるときは、複数画素分読み出
され、表示装置４１１に表示される。従って、画像メモ
リの１つのプレーンに対し、実際にはデータラインが１
ビツトではなく、複数のビット存在し、画像メモリのア
クセス時には、その内、１ビツトしか使用しないため、
ラスター方向にメモリアクセスを行う時は、同じメモリ
アドレスを複数回アクセスすることになり効率が悪いと
いう問題があった。

本発明の目的は、単一色で塗り潰しを行うような画像デ
ータの書き込みを行う際に、画像メモリの各層が並列に
画像データのリード、変更、ライトを行うことにより、
画像メモリの層の数が増えても画像メモリを変更する時
間が増大しない画像メモリのアクセス装置を提供するこ
とにある。

〔課題を解決するための手段〕

上記目的は、画像メモリの各層に演算装置を設け、前記
各演算装置内に、一画素分の画像データを複数画素に拡
張する手段と、複数画素のどの部分を前記画像メモリに
書き込むかを選択する手段とを設けることにより達成さ
れる。

〔作用〕

各演算装置内に設けられた一画素分の画像データを複数
画素に拡張する手段は、データバス幅分演算できる複数
画素の中で選択した画素のみに、指定した一画素のカラ
ー情報をデータバス幅に拡張し、上記選択手段は、拡張
された複数画素のどの部分を画像メモリに書き込むかを
指定することにより、単一色で塗り潰しを行うような画
像データの書き込みを高速に行うことができ、画像メモ
リの暦の数が増えても画像メモリを変更する時間の増大
を防止することができる。

〔実施例〕

以下、本発明の一実施例を第３図、第４図および第５図
により説明する。

第３図は、読み出し書き込みのデータ幅が８画素で１０
２４画素Ｘ１０２４画素の二値画像を記憶する画像メモ
リ１と、画像メモリ１の内容をビデオ信号１５１に変換
する並列直列変換器８から成り、第４図の一層の画像メ
モリである例えば１０１の構成を示す。制御信号バス４
１は、リードライト信号を含み、リードライト信号は画
像メモリ１を構成するメモリ素子のリードライト端子に
接続されている。

第４図は、本発明の画像メモリのアクセス装置を実現す
るための、カラー画像の表示装置の構成の一例を示す。

第４図で示した画像メモリ１０１と同一の構成から成る
画像メモリ１０２．・・・。

１ＯＮと、演算器で１１１，１１２．・・・、１１Ｎと
の間は、各々８ビツト幅のローカルデータバス１２１．
１２２．・・・、１２Ｎで接続されている。

制御装置５と演算装置１１１，１１２．・・・。

ＩＬＮの間は、８ビツトのデータバス２と、制御信号バ
ス４１とで結ばれている。データバス２は、その１ビツ
ト目である、データ入出力信号２１が１番目の演算装置
１１１に、２ビツト目が２番目の演算装置にと、順次、
８ビツト目が８番目の演算装置に接続されている。Ｎが
９以上の場合、Ｎビット目のデータは、（Ｎｍｏｄ８）
ビット目の演算装置に接続される。

第５図は、第４図第１番目の演算装置１１１の構成を示
す図で、第２番目から第Ｎ番目までの演算装置１１２．
・・・、１１Ｎも同一の構成となっている。演算装置１
１１は、ローカルデータバス１２１上の８ビツトのデー
タをラッチする第一のレジスタ２０２と、第１のレジス
タ２０２の内容をラッチする第二のレジスタ２０３と、
これらの１６ビツトデータを、Ｏから１５ビツトシフト
して下位８ビツトを出力するバレルシフタ２０４と、こ
のバレルシフタ２０４の出力とローカルデータバス１２
１上のデータをラッチする第三のレジスタ２０８との論
理演算を行なう演算器２０５と、その論理演算結果と、
第三のレジスタ２０８の内容とを、ビット単位で選択す
るマスクセレクタ２０６と、マスクセレクタ２０６の出
力をラッチし、ローカルデータバス１２１に、接続され
る第四のレジスタ２０７と、ローカルデータバス１２１
と、データバス２とのインターフェースを取る第五の双
方向レジスタ２０１から成る。第五の双方向レジスタ２
０１は、１ビツトのデータ入出力信号２１をラッチする
機能と、その１ビツトデータの“０”、“１”によって
、８ビツトの”　ｏｏｏｏｏｏｏｏ　”か”　１１１１
１１１１　”のいずれかにデータ幅の伸張を行ない、ロ
ーカルデータバス１２１に送出する制御を行なう機能と
、ローカルデータバス１２１上の８ビツトのデータの内
１ビットをラッチする機能と、その１ビツトデータを、
データ入出力信号２１に送出する制御を行なう機能とか
ら成り、これは、Ｄタイプのフリップフロップ２個と、
８対１のセレクタ１個と３ステートのバッファ９個によ
り容易に構成することができる。

ところで、制御信号バス４１は前述の画像メモリ１のリ
ードライト信号１ビツトと、データ入出力信号２１の１ビツトデータを第５の双方向
レジスタ２０１に取り込む信号１ビツトと取り込んだデ
ータを伸張してローカルデータバス１２１に送出制御す
る信号１ビツトと、ローカルデータバス１２１の８ビツ
トデータのうちどの１ビツトデータを選択するかを決め
る３ビツトデータと、その選択された１ビツトデータを
第５の双方向レジスタ２０１に取り込む信号１ビツトと
、その取り込んだ１ビツトデータをデータ人出力信号２
１に送出する制御を行う信号１ビツトから成る第５の双
方向レジスタ２０１に対する計７ビツトの制御信号２１
３と。

第一のレジスタのラッチ信号２１０と、第二のレジスタ
のラッチ信号２１１と。

バレルシフタ２０４のシフト数を制御する４ビツトの制
御信号２１２と、演算器２０５のファンクション（ＴＴＬ　　ＩＣ７４Ｌ
Ｓ１８１の論理演算モードに従う）を決める４ビツトの
制御信号２１４と、マスクセレクタ２０６の各入力のビ
ット単位の°選択を制御する８ビツトの制御信号２１５
と。

第三のレジスタ２０８のラッチ信号２１７と、第四のレ
ジスタ２０７のラッチ信号１ビツトと、その取り込まれ
ているデータとをローカルデータバス１２１に送出制御
する信号１ビツトから成る計２ビットの第四のレジスタ
２０７の制御信号２１６と、から成る。これらの制御信
号バス４１のうち、制御信号２１３の中の第五の双方向
レジスタ２０１のデータをローカルデータバス１２１へ
送出制御する信号と、ローカルデータバス１２１の８ビ
ツトデータのうちどの１ビツトを選択するかを決める３
ビツトデータと、その信号を第五の双方向レジスタ２０
１へ取り込む信号、そして、ラッチ信号２１０，２１１
，２１７および制御信号２１２，２１４，２１５，２１
６は、各演算装置１１１，１１２．・・・、１１Ｎに全
て共通に接続されている。また、制御信号バス４１のう
ち、制御信号２１３の中のデータ入出力信号２１を、第
五の双方向レジスタ２０１に取り込む信号と、第五の双
方向レジスタ２０１の内容を、データ入出力信号２１へ
送出制御する信号とは、画像メモリ数Ｎが８以下の時は
、他の制御線と同様に、各演算装置１１１，１１２．・
・・、１１Ｎに共通に接続される。Ｎが８を越えた場合
は、８ごとに、これらの２信号は（Ｎ−１）／８＋１を
越えない最も大きい整数個に分割される。すなわち、制
御装置５が演算装置１１１，１１２．・・・ＩＩＮの第
五の双方向レジスタをアクセスする場合、データバス２
が、８ビツトであるため、８個の第五の双方向レジスタ
単位にアクセスを行なうようにこれら制御信号を分割す
る。以下では便宜上Ｎは８以下として説明を行なう。

さて、第４図で画面メモリ１０１，１０２．・・・。

１ＯＮから、ビデオ信号１５１，１５２．・・・。

１５Ｎを読み出し、カラー変換回路１３によってカラー
ビデオ信号１４に変換し、カラーＣＲＴ６に、カラー画
性を表示する操作は以下の様に行う。

まず、画像メモリからのシリアルデータ１５１　、’１
５２、・・・、１５Ｎは、ＣＲＴ制御装置７（詳細は、
日立マイクロコンピュータシステムデバイスデータブッ
ク内のＨＤ４６５０５の項を参照）からの表示アドレス
７１をセレクタ９を介し、画像メモリのアドレス信号９
１で１画像メモリに与え、読み出された各画像メモリの
画像データを並列直列変換器８によって直列データに変
換して得られる。

得られるＮビットデータは、１画素の色コードであり、
カラー変換回路１３に入力され、ＲＧＢのビデオ信号１
４に変換される。このビデオ信号１４と、ＣＲＴ制御装
置７から出力される周期信号７２がカラーＣＲＴ６に送
出され、カラー画像がＣＲＴ上に表示される。

以下しこ、制御装置Ｓが、演算装置１１１　、１１２゜
・・・、１１Ｎを介して、画面メモリ１０１，１０２゜
・・・、１ＯＮ内の画像メモリ１をアクセスする方式に
ついて述べる。

まず、画像メモリのあるＮビットから成る１画素分の情
報をデータバス２にもってくるためには、制御装置５が
アドレスバス３に、読み出そうとする画素の含まれる画
像メモリのアドレスを送出し、アドレス選択信号４２を
アドレスバス３側に設定する。次に、制御信号２１３の
８ビツトデータから１ビツトを選択する３ビツトの信号
に、読み出そうとする画像が、読み出された８画素の何
番目かを設定し、上記制御信号２１３のローカルデータ
バス１２１からのデータを取り込むラッチ信号を与える
。また同時に、制御信号２１３のデータ入出力信号２１
への送出制御信号により、第五の双方向レジスタ２０１
に取り込んだ目的の画素情報がデータバス２に送出され
る。

次に、Ｎビットの画素情報を画像メモリ上のある点に書
き込むには、まず、制御装置５が、データバス２の上に
書き込もうとする画素情報を送出し、制御信号２１３に
よって第五の双方向レジスタ２０１に取り込む。取り込
まれた１ビツトデータは、８ビツトのデータに伸張され
同制御信号２１３によりローカルデータバス１２１に送
出され、制御４８号２１０により第一レジスタ２０２に
取り込む。そして、バレルシフタの４ビツトの制御信号
２１２をシフト数０として演算器２０５の一方の入力が
第一のレジスタ２０２と同じデータとなるようにする。

一方、制御回路５は、目的の書き込む点の含まれる画像
メモリ１のアドレスをアドレスバス３に与え、アドレス
選択信号４２をアドレスバス３側に設定し、画像メモリ
のデータがローカルデータバス１２１に送出された時点
でそのデータを第三のレジスタ２０８にラッチ信号２１
７により取り込む。この時、第五の双方向レジスタ２０
１のローカルデータバスへの出力と。

画像メモリの出力とが競合しないように、制御装置５は
、アドレス選択信号４２．制御信号２１３を制御する。

また、制御装置５は、書き込む画素情報と、現在画像メ
モリにある書き込もうとする点の画素情報とをどの様な
論理で演算するかを制御信号２１４で与え、書き込もう
とする点が、その点を含む画像メモリのアドレスに対応
する８画素の何番目にある分かを、８ビツトの情報でマ
スクセレクタ２０６の制御信号２１５に与える。例えば
、左から２番目に、書き込む画素があるとすれば、制御
信号２１５は、２進数“０１００００００”という信号
となる。さてマスクセレクタ２０６の出力が確定した後
、制御信号２１６により、マスクセレクタ２０６の出力
を第４のレジスタ２０７に取り込み、ローカルデータバ
ス１２１に取り込んだデータを送出する。制御装置５は
、制御信号バス４１のリードライト信号をライトとする
ことにより、書き込もうとした点に、与えた画素情報と
、書き込まれる前にあった画素情報との論理演算結果が
書き込まれる。この処理で制御信号２１５を適当に変え
ることにより、最大８画素まで、同一画像情報を書き込
むことが可能となる。

次に、画像メモリ上に水平方向に並んだ任意の８画素を
、画像メモリの１つのアドレスに対して指定される８画
素に各画素ごとに論理演算を施して転送する方式につい
て述べる。まず、転送される８画素は、２ワードにまた
がり二つのアドレスで指定される。画面上で左側の１ワ
ードのあるアドレスを、ソースアドレスと呼ぶ。一方、
転送される先の８画素のアドレスをデイスティネイショ
ンアドレスと呼ぶ。

制御装置５は、はじめに、ソースアドレスをアドレスバ
ス３に送出し、アドレス選択信号４２をアドレスバス３
側に設定する。ソースアドレスに対応した画像メモリの
データがローカルデータバス２１１に送出された所で、
ラッチ信号２１０により第１のレジスタ２１０に、画像
データを取り込む、これと同時に、制御装置５は、アド
レスバス３に、ソースアドレスに１を加えた（画面上で
右側の）アドレスを送出する。

ソースアドレスに１を加えたアドレスの画像メモリのデ
ータが、ローカルデータバス１２１に送出された所でラ
ッチ信号２１１とラッチ信号２１０により、第一のレジ
スタ２０２の内容を、第二のレジスタ２０３にラッチす
ると同時にローカルデータバス１２１上のデータを、第
一のレジスタ２０２に取り込む。次に、制御装置５は、
制御信号２１２に、転送される８画素の一番左の画素が
、ソースアドレスの８画素の左から何番目にあるかを二
進数で表わした値を４ビツトの信号として与える。また
、制御信号２１４には、どのような論理演算を行なうか
を設定する。次に、制御装置５は、アドレスバス３にデ
イステイネイションアドレスを与え、ローカルデータバ
ス１２１に画像メモリのデータが送出された所で、制御
信号２１７により第三のレジスタ２０８に取り込む。制
御信号２１５を全て“１”にし、演算器２０５の出力を
すべてマスクセレクタ２０６の出力とするように設定し
、バレルシフタ２０４の出力と、第三のレジスタ２０８
の論理演算結果が、第四のレジスタ２０７の入力として
確定した後、制御信号２１６により第四のレジスタ２０
７に、マスクセレクタ２０６の出力を取り込むと同時に
、ローカルデータバス１２１に送出する。そして、制御
信号バス４１のリードライト信号をライトにすることに
より、画像メモリ上のソースアドレスと、ソースアドレ
スに１を加えたアドレスの連続する１６画素のうちの任
意の連続した８画素の画像データを、転送する前にデイ
ステイネイションアドレスに在った８画素の画像データ
と論理演算を施した結果が、デイステイネイションアド
レスに書き込まれる。この処理で、マスクセレクタ２０
６の制御信号２１５にマスク情報を与えることにより、
マスクのかかった画像の転送を行なうことができる。

このように本実施例によれば、画像メモリごとに、演算
装置を備え、それらが全て並列に単一画像メモリ１をア
クセスすることによって、第１図の従来の方式に比べ画
像メモリの数倍高速な処理が行なえ、第２図に示した方
式に比べ８倍高速となる。また、演算装置に転送元の画
素情報を保持する第一と第二のレジスタ及び、それらを
任意のビット数シフトするバレルシフタと、転送先の画
素情報を保持する第三のレジスタと、バレルシフタの出
力と、第三のレジスタとの論理演算を行なう演算器、演
算器の出力と、第三のレジスタとをビット単位に選択で
きるマスクセレクタと、転送する画素情報を保持する第
四のレジスタを持つことにより、画像メモリ内の画像の
転送が著しく高速となる。

〔発明の効果〕

本発明によれば、多層構造の画像メモリの各画像メモリ
に対し、一画素分の画像データを複数画素に拡張する手
段と、拡張された複数画素のどの部を画像メモリに書き
込むかを選択する手段を有する演算装置を一つずつ持つ
ことにより、各暦数゛　列に水平方向の複数画素で構成
される画像データのリード、変更、ライトが行なえるの
で、画像メモリの層がふえても、画像メモリ内に塗り潰
しを行う処理時間が一定となる。

【図面の簡単な説明】

第１図は画像メモリに層別にワード単位にアクセスする
表示制御装置のブロック図、第２図は、１画素単位に画
像メモリをアクセスする表示制御装置のブロック図、第
３図は本発明の一実施例のカラー画像の表示制御装置の
１枚の画像メモリの構成図、第４図は本発明の一実施例
のカラー画像の表示制御装置の構成図、第５図は演算装
置のブロック図である。１・・・画像メモリ、２・・・データバス、３・・・ア
ドレスバス、４１・・・制御信号バス、４２・・・アド
レス選択信号、−５・・・制御装置、６・・・カラーＣ
ＲＴ、７・・・ＣＲＴ制御回路、７１・・・表示アドレ
ス、７２・・・同期信号、８・・・並列直列変換器、９
・・・セレクタ、１０１．１０２．　・、ＩＯＮ・・・
第１から第Ｎ番目の画面メモリ、１１１，１１２．・・
・、ＩＩＮ・・・第１から第Ｎ番目の演算装置、１３・
・・カラー変換回路、２０４・・・バレルシフタ、２０
５・・・演算器、２０６−（＝　Ｌ／　フタ、２０７，
２０８，２１０゜２１１・・・レジスタ、４０１・・・
メモリ制御装置、４０２・・・アドレス信号、４０３・
・・メモリコントロール信号、４０４・・・データライ
ン、４０７，４０８゜４０９．４１２，４１３，４１４
・・・画像メモリ、４１０・・・ディスブレスコントロ
ーラ、４１１・・・ＣＲＴ。代理人　弁理士　小川勝馬　　′　１、１Ｓ１躬４図第５図

Claims

【特許請求の範囲】１、カラーの画像データを記憶する多層構造の画像メモ
リと、前記画像メモリをラスター方向に順次読み出し、
表示装置に送出する手段と、前記画像メモリのアドレス
を発生し、前記画像メモリの読み出し、書込みを制御す
る制御装置から成るカラーものにおいて、前記画像メモリと、前記画像メモリの読み出し、書き込
みを制御する前記制御装置の間に、複数画素で構成され
る前記画像データを保持する手段と、前記画像データを
シフトする手段と、前記画像データを論理演算する手段
とから成る演算装置を前記画像メモリの各層に一つずつ
設け、且つ、一画素の画素データを複数画素に拡張する
手段と、前記拡張された複数画素のどの部分を前記画像
メモリに書き込むかを選択する手段とを前記演算装置内
に設けたことを特徴とする画像メモリのアクセス装置。