JPH0648437B2

JPH0648437B2 - 画像メモリアクセス装置及びそれを用いたカラー画像表示装置

Info

Publication number: JPH0648437B2
Application number: JP63241115A
Authority: JP
Inventors: 良藤田; 泰福永
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1988-09-28
Filing date: 1988-09-28
Publication date: 1994-06-22
Anticipated expiration: 2009-06-22
Also published as: JPH01118193A

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、多層構造の画像メモリを、高速に、読み出
し、書き込む方式に係り、特に、画像メモリの各層に演
算装置を設け図形，画像を高速に処理するに好適な多層
構造をなす画像メモリのアクセス装置に関する。

〔従来技術〕

従来のカラー画像の表示制御装置を第１図と第２図を用
いて説明する。

第１図は、１画素Ｎビツトのカラー情報をもつＮ層より
成る画像メモリ４０７，４０８，４０９を各層の画像メ
モリ単位に、マイクロブロセツサなどの制御装置４０１
がアクセスする方式を示したブロツク図である。制御装
置４０１は、画像メモリのアドレス信号４０２により画
像メモリの１ワードを指定する。アドレス信号４０２の
一部は、データスイツチ４０６とメモリコントロールス
イツチ４０５に入力され、制御装置４０１からのメモリ
コントロール信号４０３と、データライン４０４はＮ層
の画像メモリ４０７，４０８，４０９のどれか一つに接
続される。このように指定される１ワードデータは、制
御装置４０１のメモリコントロール信号４０３に従つ
て、読み出し書き込みが行なわれる。画像メモリ４０
７，408，４０９のデータは、常時、デイスプレイコン
トローラ４１０に読み出され、ＣＲＴなどの表示装置４
１１に表示される。

第２図に、画像単位に画像メモリをアクセスする画像メ
モリの制御回路のブロツク図を示す。

制御装置４０１から出るＮビツトのデータライン４０４
は、画像メモリの各層４１２，４１３，４１４に各々一
ビツトずつ接続される。アドレス信号４０２は、画像メ
モリの各層４１２，４１３，４１４の一ビツトを指定
し、そのＮビツトの信号、即ち、一画素のデータに対
し、メモリコントロール信号４０３によつて書き込み、
又は、読み出しを行なう。

〔発明が解決しようとする課題〕

上記従来技術において、前者のメモリアクセス方式で
は、一つの画素を書き込むために画像メモリの層の数、
すなわちＮ回メモリアクセスを行わなければならず、画
像メモリの層の数が増加するに従い処理時間も増大する
という欠点があつた。但し、この方式の場合、１ワード
を構成するビツト数をＷとすると、水平に並んだＷ画素
は、やはり、Ｎ回のメモリアクセスで行なえるものであ
る。

他方、後者のメモリアクセス方式は、直線を描画する時
の様な場合には有効であるが、塗り潰しなどのラスター
単位の処理には向いていない。なぜならば、画像メモリ
４１２，４１３，４１４は通常デイスプレイコントロー
ラ４１０に読み出されるときは、複数画素分読み出さ
れ、表示装置４１１に表示される。従つて、画素メモリ
の１つのプレーンに対し、実際にはデータラインが１ビ
ツトではなく、複数のビツト存在し、画像メモリのアク
セス時には、その内、１ビツトしか使用しないため、ラ
スター方向にメモリアクセスを行う時は、同じメモリア
ドレスを複数回アクセスすることになり効率が悪いとい
う問題があつた。

本発明の目的は、単一色で塗り潰しを行なうような画像
データの書き込みを行なう際に、画像メモリの各層に対
し並列に且つ複数画素同時に書き込みを行なうことによ
り処理の高速化を可能とするカラー画像表示装置を提供
することにある。

〔課題を解決するための手段〕

本発明は、画像メモリの各層に演算装置を設け、この各
演算装置内に、制御部より送出された前記画像メモリへ
書き込むべき画素情報を取り込み、その１画素の画素情
報を複数画素で構成される１ワードの画像データに拡張
する拡張手段と、拡張された１ワードの画像データと、
この１ワードの画像データの書き込み先に予め記憶され
ている画像データとを入力し、論理演算を実行する演算
手段と、演算手段により得られた複数の画素で構成され
る１ワードの画像データの演算結果のうち、少なくとも
２画素以上を選択し出力する選択手段を設けたことを特
徴とする。

〔作用〕

各演算装置内に設けられた拡張手段により制御部から入
力された画像メモリへ書き込むべき１画素の画素情報
は、複数画素で構成される１ワードの画像データに拡張
される。拡張された１ワードの画像データは、演算手段
により、この拡張された１ワードの画像データの書き込
み先に予め記憶されている画像データと論理演算され
る。論理演算された複数画素で構成される１ワードの演
算結果のうち少なくとも２画素以上が選択手段により選
択され、この選択された演算結果である複数の画素情報
が画像メモリに同時に書き込まれる。これにより、単一
色で塗り潰しを行なうような画像データの書き込みを高
速に行なうことが可能となる。

〔実施例〕

以下、本発明の一実施例を第３図，第４図および第５図
により説明する。

第３図は、読み出し書き込みのデータ幅が８画素で１０
２４画素×１０２４画素の二値画像を記憶する画像メモ
リ１と、画像メモリ１の内容をビデオ信号１５１に変換
する並列直列変換器８から成り、第４図の一層の画像メ
モリである例えば１０１の構成を示す。制御信号バス４
１は、リードライト信号を含み、リードライト信号は画
像メモリ１を構成するメモリ素子のリードライト端子に
接続されている。

第４図は、本発明の画像メモリのアクセス装置を実現す
るための、カラー画像の表示装置の構成の一例を示す。
第４図で示した画像メモリ１０１と同一の構成から成る
画像メモリ１０２，…，１０Ｎと、演算装置１１１，１
１２，…，１１Ｎとの間は、各々８ビツト幅のローカル
データバス１２１，１２２，…，１２Ｎで接続されてい
る。制御装置５と演算装置１１１，１１２，…，１１Ｎ
の間は、８ビツトのデータバス２と、制御信号バス４１
とで結ばれている。データバス２は、その１ビツト目で
ある、データ入出力信号２１が１番目の演算装置１１１
に、２ビツト目が２番目の演算装置にに、順次、８ビツ
ト目が８番目の演算装置に接続されている。Ｎが９以上
の場合、Ｎビツト目のデータは、(Nmod8)ビツト目の演
算装置に接続される。

第５図は、第４図第１番目の演算装置１１１の構成を示
す図で、第２番目から第Ｎ番目までの演算装置１１２，
…，１１Ｎも同一の構成となつている。演算装置１１１
は、ローカルデータバス１２１上の８ビツトのデータを
ラツチする第一のレジスタ２０２と、第１のレジスタ２
０２の内容をラツチする第二のレジスタ２０３と、これ
らの１６ビツトデータを、０から１５ビツトシフトして
下位８ビツトを出力するバレルシフタ２０４と、このバ
レルシフタ２０４の出力とローカルデータバス１２１上
のデータをラツチする第三のレジスタ２０８との論理演
算を行なう演算器２０５と、その論理演算結果と、第三
のレジスタ２０８の内容とを、ビツト単位で選択するマ
スクセレクタ２０６と、マスクセレクタ２０６の出力を
ラツチし、ローカルデータバス１２１に、接続される第
四のレジスタ２０７と、ローカルデータバス121と、デ
ータバス２とのインターフエースを取る第五の双方向レ
ジスタ２０１から成る。第五の双方向レジスタ２０１
は、１ビツトのデータ入出力信号２１をラツチする機能
と、その１ビツトデータの“０”，“１”によつて、８
ビツトの“00000000"か“11111111"のいずれかにデータ
幅の伸張を行ない、ローカルデータバス１２１に送出す
る制御を行なう機能と、ローカルデータバス１２１上の
８ビツトのデータの内１ビツトをラツチする機能と、そ
の１ビツトデータを、データ入出力信号２１に送出する
制御を行なう機能とから成り、これは、Ｄタイプのフリ
ツプフロツプ２個と、８対１のセレクタ１個と３ステー
トのバツフア９個により容易に構成することができる。

ところで、制御信号バス４１は前述の画像メモリ１のリ
ードライト信号１ビツトと、データ入出力信号２１の１ビツトデータを第５の双方向
レジスタ２０１に取り込む信号１ビツトと取り込んだデ
ータを伸張してローカルデータバス１２１に送出制御す
る信号１ビツトと、ローカルデータバス１２１の８ビツ
トデータのうちどの１ビツトデータを選択するかを決め
る３ビツトデータと、その選択された１ビツトデータを
第５の双方向レジスタ２０１に取り込む信号１ビツト
と、その取り込んだ１ビツトデータをデータ入出力信号
２１に送出する制御を行う信号１ビツトから成る第５の
双方向レジスタ２０１に対する計７ビツトの制御信号２
１３と、第一のレジスタのラツチ信号２１０と、第二のレジスタのラツチ信号２１１と、バレルシフタ２０４のシフト数を制御する４ビツトの制
御信号２１２と、演算器２０５のフアンクシヨン（ＴＴＬＩＣ74LS181
の論理演算モードに従う）を決める４ビツトの制御信号
２１４と、マスクセレクタ２０６の各入力のビツト単位
の選択を制御する８ビツトの制御信号２１５と、第三のレジスタ２０８のラツチ信号２１７と、第四のレジスタ２０７のラツチ信号１ビツトと、その取
り込まれているデータとをローカルデータバス１２１に
送出制御する信号１ビツトから成る計２ビツトの第四の
レジスタ２０７の制御信号２１６と、から成る。これら
の制御信号バス４１のうち、制御信号２１３の中の第五
の双方向レジスタ２０１のデータをローカルデータバス
１２１へ送出制御する信号と、ローカルデータバス121
の８ビツトデータのうちどの１ビツトを選択するかを決
める３ビツトデータと、その信号を第五の双方向レジス
タ２０１へ取り込む信号、そして、ラツチ信号２１０，
２１１，２１７および制御信号２１２，２１４，２１
５，２１６は、各演算装置１１１，１１２，…，１１Ｎ
に全て共通に接続されている。また、制御信号バス４１
のうち、制御信号２１３の中のデータ入出力信号２１
を、第五の双方向レジスタ２０１に取り込む信号と、第
五の双方向レジスタ２０１の内容を、データ入出力信号
２１へ送出制御する信号とは、画像メモリ数Ｎが８以下
の時は、他の制御線と同様に、各演算装置１１１，１１
２，…，１１Ｎに共通に接続される。Ｎが８を越えた場
合は、８ごとに、これらの２信号は（Ｎ−１）／８＋１
を越えない最も大きい整数個に分割される。すなわち、
制御装置５が演算装置１１１，１１２，…１１Ｎの第五
の双方向レジスタをアクセスする場合、データバス２
が、８ビツトであるため、８個の第五の双方向レジスタ
単位にアクセスを行なうようにこれら制御信号を分割す
る。以下では便宜上Ｎは８以下として説明を行なう。

さて、第４図で画面メモリ１０１，１０２，…，１０Ｎ
から、ビデオ信号１５１，１５２，…，１５Ｎを読み出
し、カラー変換回路１３によつてカラービデオ信号１４
に変換し、カラーＣＲＴ６に、カラー画像を表示する操
作は以下の様に行う。

まず、画像メモリからのシリアルデータ１５１，１５
２，…，１５Ｎは、ＣＲＴ制御装置７（詳細は、日立マ
イクロコンピユータシステムデバイスデータブツク内の
ＨＤ46505の項を参照）からの表示アドレス７１をセレ
クタ９を介し、画像メモリのアドレス信号９１で、画像
メモリに与え、読み出された各画像メモリの画像データ
を並列直列変換器８によつて直列データに変換して得ら
れる。得られるＮビツトデータは、１画素の色コードで
あり、カラー変換回路１３に入力され、ＲＧＢのビデオ
信号１４に変換される。このビデオ信号１４と、ＣＲＴ
制御装置７から出力される周期信号７２がカラーＣＲＴ
６に送出され、カラー画像がＣＲＴ上に表示される。

以下に、制御装置５が、演算装置１１１，112，…，１
１Ｎを介して、画面メモリ１０１，１０２，…，１０Ｎ
内の画像メモリ１をアクセスする方式について述べる。

まず、画像メモリのあるＮビツトから成る１画素分の情
報をデータバス２にもつてくるためには、制御装置５が
アドレスバス３に、読み出そうとする画素の含まれる画
像メモリのアドレスを送出し、アドレス選択信号４２を
アドレスバス３側に設定する。次に、制御信号２１３の
８ビツトデータから１ビツトを選択する３ビツトの信号
に、読み出そうとする画像が、読み出された８画素の何
番目かを設定し、上記制御信号２１３のローカルデータ
バス１２１からのデータを取り込むラツチ信号を与え
る。また同時に、制御信号２１３のデータ入出力信号２
１への送出制御信号により、第五の双方向レジスタ２０
１に取り込んだ目的の画素情報がデータバス２に送出さ
れる。

次に、Ｎビツトの画素情報を画像メモリ上のある点に書
き込むには、まず、制御装置５が、データバス２の上に
書き込もうとする画素情報を送出し、制御信号２１３に
よつて第五の双方向レジスタ２０１に取り込む。取り込
まれた１ビツトデータは、８ビツトのデータに伸張され
同制御信号２１３によりローカルデータバス１２１に送
出され、制御信号２１０により第一レジスタ２０２に取
り込む。そして、バレルシフタの４ビツトの制御信号２
１２をシフト数０として演算器２０５の一方の入力が第
一のレジスタ２０２と同じデータとなるようにする。一
方、制御回路５は、目的の書き込む点の含まれる画像メ
モリ１のアドレスをアドレスバス３に与え、アドレス選
択信号４２をアドレスバス３側に設定し、画像メモリの
データがローカルデータバス１２１に送出された時点で
そのデータを第三のレジスタ２０８にラツチ信号２１７
により取り込む。この時、第五の双方向レジスタ２０１
のローカルデータバスへの出力と、画像メモリの出力が
競合しないように、制御装置５は、アドレス選択信号４
２，制御信号２１３を制御する。また、制御装置５は、
書き込む画素情報と、現在画像メモリにある書き込もう
とする点の画素情報とをどの様な論理で演算するかを制
御信号２１４で与え、書き込もうとする点が、その点を
含む画像メモリのアドレスに対応する８画素の何番目に
ある分かを、８ビツトの情報でマスクセレクタ２０６の
制御信号２１５に与える。例えば、左から２番目に、書
き込む画素があるとすれば、制御信号２１５は、２進数
“01000000"という信号となる。さてマスクセレクタ２
０６の出力が確定した後、制御信号２１６により、マス
クセレクタ２０６の出力を第４のレジスタ２０７に取り
込み、ローカルデータバス１２１に取り込んだデータを
送出する。制御装置５は、制御信号バス４１のリードラ
イト信号をライトとすることにより、書き込もうとした
点に、与えた画素情報と、書き込まれる前にあつた画素
情報との論理演算結果が書き込まれる。この処理で制御
信号２１５を適当に変えることにより、最大８画素ま
で、同一画像情報を書き込むことが可能となる。

次に、画像メモリ上に水平方向に並んだ任意の８画素
を、画像メモリの１つのアドレスに対して指定される８
画素に各画素ごとに論理演算を施して転送する方式につ
いて述べる。まず、転送される８画素は、２ワードにま
たがり二つのアドレスで指定される。画面上で左側の１
ワードのあるアドレスを、ソースアドレスと呼ぶ。一
方、転送される先の８画素のアドレスをデイステイネイ
シヨンアドレスと呼ぶ。

制御装置５は、はじめに、ソースアドレスをアドレスバ
ス３に送出し、アドレス選択信号４２をアドレスバス３
側に設定する。ソースアドレスに対応した画像メモリの
データがローカルデータバス１２１に送出された所で、
ラツチ信号２１０により第１のレジスタ２１０に、画像
データを取り込む。これと同時に、制御装置５は、アド
レスバス３に、ソースアドレスに１を加えた（画面上で
右側の）アドレスを送出する。

ソースアドレスに１を加えたアドレスの画像メモリのデ
ータが、ローカルデータバス１２１に送出された所でラ
ツチ信号２１１とラツチ信号210により、第一のレジス
タ２０２の内容を、第二のレジスタ２０３にラツチする
と同時にローカルデータバス１２１上のデータを、第一
のレジスタ２０２に取り込む。次に、制御装置５は、制
御信号２１２に、転送される８画素の一番左の画素が、
ソースアドレスの８画素の左から何番目にあるかを二進
数で表わした値を４ビツトの信号として与える。また、
制御信号２１４には、どのような論理演算を行なうかを
設定する。次に、制御装置５は、アドレスバス３にデイ
ステイネイシヨンアドレスを与え、ローカルデータバス
１２１に画像メモリのデータが送出された所で、制御信
号２１７により第三のレジスタ２０８に取り込む。制御
信号２１５を全て“１”にし、演算器２０５の出力をす
べてマスクセレクタ２０６の出力とするように設定し、
バレルシフタ２０４の出力と、第三のレジスタ２０８の
論理演算結果が、第四のレジスタ２０７の入力として確
定した後、制御信号216により第四のレジスタ２０７
に、マスクセレクタ２０６の出力を取り込むと同時に、
ローカルデータバス１２１に送出する。そして、制御信
号バス４１のリードライト信号をライトにすることによ
り、画像メモリ上のソースアドレスと、ソースアドレス
に１を加えたアドレスの連続する１６画素のうちの任意
の連続した８画素の画像データを、転送する前にデイス
テイネイシヨンアドレスに在つた８画素の画像データと
論理演算を施した結果が、デイステイネイシヨンアドレ
スに書き込まれる。この処理で、マスクセレクタ２０６
の制御信号２１５にマスク情報を与えることにより、マ
スクのかかつた画像の転送を行なうことができる。

このように本実施例によれば、画像メモリごとに、演算
装置を備え、それらが全て並列に単一画像メモリ１をア
クセスすることによつて、第１図の従来の方式に比べ画
像メモリの数倍高速な処理が行なえ、第２図に示した方
式に比べ８倍高速となる。また、演算装置に転送元の画
素情報を保持する第一と第二のレジスタ及び、それらを
任意のビツト数シフトするバレルシフタと、転送先の画
素情報を保持する第三のレジスタと、バレルシフタの出
力と、第三のレジスタとの論理演算を行なう演算器、演
算器の出力と、第三のレジスタとをビツト単位に選択で
きるマスクセレクタと、転送する画素情報を保持する第
四のレジスタを持つことにより、画像メモリ内の画像の
転送が著しく高速となる。

〔発明の効果〕

本発明によれば、画像メモリの各層並列に、水平方向に
複数画素で構成される１ワードの画像データを同時に書
き込み可能となり、特に、単一色で塗り潰しを行なうよ
うな画像データの書き込みを高速に行なうことができ
る。

【図面の簡単な説明】

第１図は画像メモリに層別にワード単位にアクセスする
表示制御装置のブロツク図、第２図は、１画素単位に画
像メモリをアクセスする表示制御装置のブロツク図、第
３図は本発明の一実施例のカラー画像の表示制御装置の
１枚の画像メモリの構成図、第４図は本発明の一実施例
のカラー画像の表示制御装置の構成図、第５図は演算装
置のブロツク図である。１……画像メモリ、２……データバス、３……アドレス
バス、４１……制御信号バス、４２……アドレス選択信
号、５……制御装置、６……カラーＣＲＴ、７……ＣＲ
Ｔ制御回路、７１……表示アドレス、７２……同期信
号、８……並列直列変換器、９……セレクタ、１０１，
１０２，…，１０Ｎ……第１から第Ｎ番目の画面メモ
リ、１１１，１１２，…，１１Ｎ……第１から第Ｎ番目
の演算装置、１３……カラー変換回路、２０４……バレ
ルシフタ、２０５……演算器、２０６……セレクタ、２
０７，２０８，２１０，２１１……レジスタ、４０１…
…メモリ制御装置、４０２……アドレス信号、４０３…
…メモリコントロール信号、４０４……データライン、
４０７，408，４０９，４１２，４１３，４１４……画
像メモリ、４１０……デイスプレスコントローラ、４１
１……ＣＲＴ。

Claims

【特許請求の範囲】

【請求項１】カラーの画像データを記憶する多層構造の
画像メモリと、表示部と、前記画像メモリをラスター方
向に順次読み出し前記表示部に送出する表示制御部と、
前記画像メモリのアドレスを発生し前記画像メモリの読
み出し、書き込みを制御する制御部から成るものにおい
て、前記制御部より送出された前記画像メモリへ書き込むベ
き画素情報を取り込み、当該１画素の画素情報を複数画
素で構成される１ワードの画像データに拡張する拡張手
段と、前記拡張手段により拡張された１ワードの画像データ
と、当該１ワードの画像データの書き込み先に予め記憶
されている画像データとを入力し、論理演算を実行する
演算手段と、前記演算手段による１ワードの画像データの演算結果の
うち、少なくとも２画素以上を選択し出力する選択手段
を有する演算部を、前記画像メモリの各層毎に設けたこ
とを特徴とするカラー画像表示装置。
【請求項２】各部制御部からの画像メモリへの読み出し
及び書き込み指令に基づいて前記画像メモリに対する画
像データの読み出し及び書き込みを制御する画像メモリ
アクセス装置において、前記制御部より送出された前記画像メモリへ書き込むべ
き画素情報を取り込み、当該１画素の画素情報を複数画
素で構成される１ワードの画像データに拡張する拡張手
段と、前記拡張手段により拡張された１ワードの画像データ
と、当該１ワードの画像データの書き込み先に予め記憶
されている画像データとを入力し、論理演算を実行する
演算手段と、前記演算手段による１ワードの画像データの演算結果の
うち、少なくとも２画素以上を選択し出力する選択手段
を設けたことを特徴とする画像メモリアクセス装置。