JPH0669070B2 - 半導体装置 - Google Patents
半導体装置Info
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- JPH0669070B2 JPH0669070B2 JP60171519A JP17151985A JPH0669070B2 JP H0669070 B2 JPH0669070 B2 JP H0669070B2 JP 60171519 A JP60171519 A JP 60171519A JP 17151985 A JP17151985 A JP 17151985A JP H0669070 B2 JPH0669070 B2 JP H0669070B2
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- wiring layer
- recess
- layer
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Description
【発明の詳細な説明】 産業上の利用分野 本発明は高速・高周波動作の可能な半導体装置、特には
多層配線を有する半導体装置に関する。
多層配線を有する半導体装置に関する。
従来の技術 導体装置の動作速度の向上に伴い、半導体装置を構成す
る半導体素子間を結ぶ電極配線による伝搬速度の遅延が
問題となってきている。特に半導体素子のパターンの微
細化に伴って、半導体素子のゲート容量と多層電極配線
相互の層間容量とが同程度になりつつあり、層間容量に
基因する伝搬速度の遅延の問題が顕著になっている。
る半導体素子間を結ぶ電極配線による伝搬速度の遅延が
問題となってきている。特に半導体素子のパターンの微
細化に伴って、半導体素子のゲート容量と多層電極配線
相互の層間容量とが同程度になりつつあり、層間容量に
基因する伝搬速度の遅延の問題が顕著になっている。
層間容量を減少する方法としては、多層電極配線間の層
間絶縁膜として誘電率の小さい絶縁膜たとえばポリイミ
ド樹脂を用いる方法、層間絶縁膜を厚くする方法などが
検討されている。最近では層間容量をさらに減少するた
めに、層間絶縁膜として誘電率ε＝１の空気を用いたエ
アーブリッジ法が検討されている。
間絶縁膜として誘電率の小さい絶縁膜たとえばポリイミ
ド樹脂を用いる方法、層間絶縁膜を厚くする方法などが
検討されている。最近では層間容量をさらに減少するた
めに、層間絶縁膜として誘電率ε＝１の空気を用いたエ
アーブリッジ法が検討されている。
第３図に従来のエアーブリッジ法を示す。11はGaAs半導
体基板、12は１層目の電極配線、13はSi3N4膜、14は１
層目の電極配線12と２層目の電極配線15との接続用のコ
ンタクト電極である。１層目の電極配線12と２層目の電
極配線15との間の層間絶縁膜としては空気が用いられて
おり、またそれらの間隔はコンタクト電極14の厚さによ
って規定されている。従来のエアーブリッジ法では層間
絶縁膜として空気を用いているので層間容量が小さく、
したがって半導体装置の高速動作が可能となる。
体基板、12は１層目の電極配線、13はSi3N4膜、14は１
層目の電極配線12と２層目の電極配線15との接続用のコ
ンタクト電極である。１層目の電極配線12と２層目の電
極配線15との間の層間絶縁膜としては空気が用いられて
おり、またそれらの間隔はコンタクト電極14の厚さによ
って規定されている。従来のエアーブリッジ法では層間
絶縁膜として空気を用いているので層間容量が小さく、
したがって半導体装置の高速動作が可能となる。
発明が解決しようとする問題点 第３図に示した従来のエアーブリッジ法においては、２
層目の電極配線15が層間部でGaAs基板11から離れて中空
に浮いて形成されているため以下に示すような問題点が
生じる。まず第１の問題点は１層目の電極配線と２層目
の電居配線の短絡が発生し易いことである。機械的振動
あるいは熱的な影響などにより２層目の電極配線がたれ
下がってきて、１層目の電極配線と接触とし電気的に短
絡する。
層目の電極配線15が層間部でGaAs基板11から離れて中空
に浮いて形成されているため以下に示すような問題点が
生じる。まず第１の問題点は１層目の電極配線と２層目
の電居配線の短絡が発生し易いことである。機械的振動
あるいは熱的な影響などにより２層目の電極配線がたれ
下がってきて、１層目の電極配線と接触とし電気的に短
絡する。
２番目の問題点はチップ面積が大きくなることである。
前述したように機械的振動あるいは熱的な影響などによ
り１層目の電極配線と２層目の電極配線との短絡が生じ
る。この短絡は２層目の電極配線のブリッジ部分が長い
程顕著に生じる。短絡の発生を軽減するため第３図に示
しているようにブリッジ部分の所定の長さごとにポスト
となるコンタクト電極14を形成することが考えられてい
る。このようにするとブリッジ部分の長さを所定の長さ
（通常は20〜30μｍ程度）以下にしつつ、全体のブリツ
ジの長さを任意に長くすることができ、しかも短絡の発
生を軽減することができる。しかし20〜30μｍおきにポ
ストを設けなければならずチップ面積が約50％増加す
る。
前述したように機械的振動あるいは熱的な影響などによ
り１層目の電極配線と２層目の電極配線との短絡が生じ
る。この短絡は２層目の電極配線のブリッジ部分が長い
程顕著に生じる。短絡の発生を軽減するため第３図に示
しているようにブリッジ部分の所定の長さごとにポスト
となるコンタクト電極14を形成することが考えられてい
る。このようにするとブリッジ部分の長さを所定の長さ
（通常は20〜30μｍ程度）以下にしつつ、全体のブリツ
ジの長さを任意に長くすることができ、しかも短絡の発
生を軽減することができる。しかし20〜30μｍおきにポ
ストを設けなければならずチップ面積が約50％増加す
る。
３番目の問題点は半導体基板の裏面のラッピング後およ
びチップ分割後の歩留まりが極めて悪いことである。ダ
イヤモンドスクライバーを用いて半導体基板をチップ状
に分割しクラッキングする際、半導体基板の表面に圧力
が加わりそれにより２層目の電極配線が１層目の電極配
線に短絡しチップ歩留まりは数％であった。また半導体
基板の裏面のラッピングの際にも同様に短絡が発生しチ
ップ歩留まりは数％であった。したがって良品のチップ
を含む半導体基板を前述のような後工程処理を行なった
後はチップ歩留まりはほぼ０％であり、良品のチップを
得るのは非常に困難であった。
びチップ分割後の歩留まりが極めて悪いことである。ダ
イヤモンドスクライバーを用いて半導体基板をチップ状
に分割しクラッキングする際、半導体基板の表面に圧力
が加わりそれにより２層目の電極配線が１層目の電極配
線に短絡しチップ歩留まりは数％であった。また半導体
基板の裏面のラッピングの際にも同様に短絡が発生しチ
ップ歩留まりは数％であった。したがって良品のチップ
を含む半導体基板を前述のような後工程処理を行なった
後はチップ歩留まりはほぼ０％であり、良品のチップを
得るのは非常に困難であった。
問題点を解決するための手段 本発明は前述の問題点を解決するためになされたもので
あり、本発明の半導体装置は、半導体基板と、半導体基
板の主面に少なくとも２層以上の多層電極配線層と、半
導体基板の主面の電極配線層の交差部に対向した一対の
メサ形状面と対向した一対の逆メサ形状面とからなる凹
部とを有し、半導体基板の主面から交差部のメサ形状面
と凹部の底面にわたって下層電極配線層が形成されてお
り、下層電極配線層と交差するように逆メサ形状面の上
部の半導体基板の主面から凹部の上面を横切って上層電
極配線層が形成されており、凹部に形成された下層電極
配線層と上層電極配線層とが少なくとも気体あるいは真
空によって絶縁されている構成よりなる半導体装置であ
る。
あり、本発明の半導体装置は、半導体基板と、半導体基
板の主面に少なくとも２層以上の多層電極配線層と、半
導体基板の主面の電極配線層の交差部に対向した一対の
メサ形状面と対向した一対の逆メサ形状面とからなる凹
部とを有し、半導体基板の主面から交差部のメサ形状面
と凹部の底面にわたって下層電極配線層が形成されてお
り、下層電極配線層と交差するように逆メサ形状面の上
部の半導体基板の主面から凹部の上面を横切って上層電
極配線層が形成されており、凹部に形成された下層電極
配線層と上層電極配線層とが少なくとも気体あるいは真
空によって絶縁されている構成よりなる半導体装置であ
る。
作 用 本発明の半導体装置においては多層電極配線層の交差部
に一対のメサ形状と一対の逆メサ形状を有する凹部を有
し、そのメサ形状を通って凹部の底面にわたって下層電
極配線層が形成されており、下層電極配線層に交差する
ように半導体基板の表面には凹部の上を横切って上層電
極配線層が形成されている。下層電極配線層は凹部の底
面に、上層電極配線層は凹部の表面に形成されており、
しかも上層電極配線層が横切る凹部の幅はその断面形状
が逆メサ形状となっているため狭く、したがって機械的
振動あるいは熱的影響などにより上層電極配線層がたれ
下がるということはない。また下層電極配線層はメサ形
状面および凹部の底面に形成されているため、下層電極
配線層の断線も生じない。
に一対のメサ形状と一対の逆メサ形状を有する凹部を有
し、そのメサ形状を通って凹部の底面にわたって下層電
極配線層が形成されており、下層電極配線層に交差する
ように半導体基板の表面には凹部の上を横切って上層電
極配線層が形成されている。下層電極配線層は凹部の底
面に、上層電極配線層は凹部の表面に形成されており、
しかも上層電極配線層が横切る凹部の幅はその断面形状
が逆メサ形状となっているため狭く、したがって機械的
振動あるいは熱的影響などにより上層電極配線層がたれ
下がるということはない。また下層電極配線層はメサ形
状面および凹部の底面に形成されているため、下層電極
配線層の断線も生じない。
本発明の半導体装置においては上層電極配線層が横切る
電極配線層の交差部の凹部の幅は下層電極配線層の幅と
同程で良く、しかもその幅はたとえば３μｍ程度と狭い
ので従来のエアーブリッジ法で示したようなポストは設
ける必要がない。また凹部をたとえば３μｍのくり返し
で複数形成することができ、その際にもポストは必要で
ないので従来のエアーブリッジ法を用いない半導体装置
と同一のチップ面積にすることができ、従来のエアーブ
リッジ法を用いた場合と比較してチップ面積を約30％減
少することができる。
電極配線層の交差部の凹部の幅は下層電極配線層の幅と
同程で良く、しかもその幅はたとえば３μｍ程度と狭い
ので従来のエアーブリッジ法で示したようなポストは設
ける必要がない。また凹部をたとえば３μｍのくり返し
で複数形成することができ、その際にもポストは必要で
ないので従来のエアーブリッジ法を用いない半導体装置
と同一のチップ面積にすることができ、従来のエアーブ
リッジ法を用いた場合と比較してチップ面積を約30％減
少することができる。
さらに本発明の半導体装置では凹部の上に形成されてい
る上層電極配線層は平坦な構造となっているため、半導
体基板の裏面のラッピング工程およびスクライブ工程に
おいても、半導体基板の表面からの圧力などによって上
層電極配線層が凹部内にたれ下がって、凹部底面に形成
されている下層電極配線層と接触し、短絡を起こすとい
うこともない。
る上層電極配線層は平坦な構造となっているため、半導
体基板の裏面のラッピング工程およびスクライブ工程に
おいても、半導体基板の表面からの圧力などによって上
層電極配線層が凹部内にたれ下がって、凹部底面に形成
されている下層電極配線層と接触し、短絡を起こすとい
うこともない。
上層電極配線層と下層電極配線層とは凹部で交差してお
り、その層間絶縁物としては空気，窒素，アルゴンなど
の気体あるいは真空であるのでその層間容量は非常に小
さく、したがって高速・高周波動作の可能な半導体装置
が信頼性高く、また歩留まり良く実現できる。
り、その層間絶縁物としては空気，窒素，アルゴンなど
の気体あるいは真空であるのでその層間容量は非常に小
さく、したがって高速・高周波動作の可能な半導体装置
が信頼性高く、また歩留まり良く実現できる。
実施例 以下実施例を用いて本発明を詳細に説明する。第１図は
本発明の第１の実施例における半導体装置の平面図ａお
よび断面図b,cである。第１図ａで21はGaAs半導体基
板、22は多層電極配線層の交差部に設けられた深さ１μ
ｍの凹部、23は凹部の〔０〕方向の辺、24は〔０
１〕方向の辺を表わしている。25は〔０〕方向に形
成されている電源配線，接地配線として用いた３μｍ幅
の下層電極配線層、26は〔０１〕方向に形成されてい
る信号配線として用いた３μｍ幅の上層電極配線層であ
る。凹部22で下層電極配線層25と上層電極配線層26とは
交差している。第１図ｂはａのＡ−Ａ′方向の断面図を
示しており、凹部22の側面には（111）面のメサ形状28
が形成されている。下層電極配線層25はGaAs半導体基板
21の表面27からメサ形状28を通って、さらに凹部の底面
29、メサ形状28′を通って配線されている。一方上層電
極配線層26は凹部22の上に間隔をあけて形成されてい
る。
本発明の第１の実施例における半導体装置の平面図ａお
よび断面図b,cである。第１図ａで21はGaAs半導体基
板、22は多層電極配線層の交差部に設けられた深さ１μ
ｍの凹部、23は凹部の〔０〕方向の辺、24は〔０
１〕方向の辺を表わしている。25は〔０〕方向に形
成されている電源配線，接地配線として用いた３μｍ幅
の下層電極配線層、26は〔０１〕方向に形成されてい
る信号配線として用いた３μｍ幅の上層電極配線層であ
る。凹部22で下層電極配線層25と上層電極配線層26とは
交差している。第１図ｂはａのＡ−Ａ′方向の断面図を
示しており、凹部22の側面には（111）面のメサ形状28
が形成されている。下層電極配線層25はGaAs半導体基板
21の表面27からメサ形状28を通って、さらに凹部の底面
29、メサ形状28′を通って配線されている。一方上層電
極配線層26は凹部22の上に間隔をあけて形成されてい
る。
第１図ｃはａのＢ−Ｂ′方向の断面図であり、凹部22の
側面は逆メサ形状30となっている。凹部のＢ−Ｂ′〔０
１〕方向のパターン幅は本実施例では５μｍとしてい
るが、３μｍと下層電極配線層25のパターン幅と同一寸
法にしても良い。第１図a,bおよびｃより明らかなよう
に上層電極配線層26が凹部22を横切る幅は狭く、また上
層電極配線層26はほぼ同一平面上に平坦に形成されてい
るため上層電極配線層と下層電極配線層との電気的短絡
はなく、さらに凹部の〔０〕方向の辺の長さは下層電
極配線層のパターン幅と同程度にすることができるので
チップ面積の減少が図れ、また後工程処理などによるチ
ップ歩留まりの減少がなくしたがって歩留まりの向上が
図れる。第１の実施例で半導体装置としてGaAsゲートア
レーを製作した結果、後工程処理による歩留まりの低下
はなく、ゲートアレーのチップ歩留まりは80％であっ
た。さらに、下層電極配線層は上層電極配線との交差部
分では基板表面よりも下側に位置しているものの、その
他の部分では基板表面上にあるため、容易にその後の表
面配線層との電気的接合を行うことができる。また、下
層電極配線層と表面配線層との接合工程のための領域を
省略することができる。
側面は逆メサ形状30となっている。凹部のＢ−Ｂ′〔０
１〕方向のパターン幅は本実施例では５μｍとしてい
るが、３μｍと下層電極配線層25のパターン幅と同一寸
法にしても良い。第１図a,bおよびｃより明らかなよう
に上層電極配線層26が凹部22を横切る幅は狭く、また上
層電極配線層26はほぼ同一平面上に平坦に形成されてい
るため上層電極配線層と下層電極配線層との電気的短絡
はなく、さらに凹部の〔０〕方向の辺の長さは下層電
極配線層のパターン幅と同程度にすることができるので
チップ面積の減少が図れ、また後工程処理などによるチ
ップ歩留まりの減少がなくしたがって歩留まりの向上が
図れる。第１の実施例で半導体装置としてGaAsゲートア
レーを製作した結果、後工程処理による歩留まりの低下
はなく、ゲートアレーのチップ歩留まりは80％であっ
た。さらに、下層電極配線層は上層電極配線との交差部
分では基板表面よりも下側に位置しているものの、その
他の部分では基板表面上にあるため、容易にその後の表
面配線層との電気的接合を行うことができる。また、下
層電極配線層と表面配線層との接合工程のための領域を
省略することができる。
第２図は本発明の第２の実施例を示す図である。第２の
実施例では上層電極配線層を３本（26a,26b,26c）と
し、ひとつの凹部で３本の信号配線用上層電極配線層と
電源配線，接地配線用の下層電極配線層が交差する構成
とした。第１図と同一箇所は同一の番号で示している。
第２の実施例では３μｍ幅の３本の信号配線用上層電極
配線層26a,26b,26cが５μｍの間隔をおいて凹部の上に
形成されている。凹部の〔０１〕方向の幅は５μｍで
あり、ひとつの凹部を横切って複数の上層電極配線層を
形成することが可能である。第２の実施例でも第１の実
施例と同様な効果が得られ、第１の実施例よりさらにチ
ップ面積の減少が図れた。
実施例では上層電極配線層を３本（26a,26b,26c）と
し、ひとつの凹部で３本の信号配線用上層電極配線層と
電源配線，接地配線用の下層電極配線層が交差する構成
とした。第１図と同一箇所は同一の番号で示している。
第２の実施例では３μｍ幅の３本の信号配線用上層電極
配線層26a,26b,26cが５μｍの間隔をおいて凹部の上に
形成されている。凹部の〔０１〕方向の幅は５μｍで
あり、ひとつの凹部を横切って複数の上層電極配線層を
形成することが可能である。第２の実施例でも第１の実
施例と同様な効果が得られ、第１の実施例よりさらにチ
ップ面積の減少が図れた。
以上の第１および第２の実施例では基板としてGaAs半導
体基板を用いたが、何ら限定されるものではなくSi半導
体基板でも良く、また他の化合物半導体基板でも良い。
また下層電極配線層を電源配線，接地配線として、上層
電極配線層を信号配線として用いたが、回路素子のレイ
アウト上前記実施例のようにした方が一般的にはチップ
面積が小さくなるので好ましい。しかしながら種々の回
路においては上層の信号配線と下層の電源配線・信号配
線の電極配線層を逆にした方が良い場合もあり、また混
在した方が良い場合もあり特に限定されるものではな
い。
体基板を用いたが、何ら限定されるものではなくSi半導
体基板でも良く、また他の化合物半導体基板でも良い。
また下層電極配線層を電源配線，接地配線として、上層
電極配線層を信号配線として用いたが、回路素子のレイ
アウト上前記実施例のようにした方が一般的にはチップ
面積が小さくなるので好ましい。しかしながら種々の回
路においては上層の信号配線と下層の電源配線・信号配
線の電極配線層を逆にした方が良い場合もあり、また混
在した方が良い場合もあり特に限定されるものではな
い。
凹部を〔０１〕方向に並行して複数本形成することに
より複数本の下層電極配線層と複数本の上層電極配線層
の交差を面積効率良く形成することができる。
より複数本の下層電極配線層と複数本の上層電極配線層
の交差を面積効率良く形成することができる。
凹部の形状としては下層電極配線層が〔０〕方向に
形成され、〔０〕方向にメサ形状面を形成しておく
必要があるため、〔０〕方向の辺の長さが〔０
１〕方向の辺の長さより長い長方形の形状をしている方
が好ましい。前述の辺の長さを等しくすると凹部の上を
横切る上層電極配線層の凹部上での長さが長くなり、そ
の分だけ信頼性が低下すると考えられる。
形成され、〔０〕方向にメサ形状面を形成しておく
必要があるため、〔０〕方向の辺の長さが〔０
１〕方向の辺の長さより長い長方形の形状をしている方
が好ましい。前述の辺の長さを等しくすると凹部の上を
横切る上層電極配線層の凹部上での長さが長くなり、そ
の分だけ信頼性が低下すると考えられる。
また前述の実施例では上層と下層の電極配線層の２層構
造のみを示したが、一般的には２層以上からなる多層配
線層に本発明を適用することができる。複数の上層電極
配線層を複数の層からなる複数の電極配線層とすると、
たとえばゲートアレイなどを構成する場合上層の電極配
線層のフォトマスクを変えるのみで容易にゲートアレイ
を構成できるのでロジックの変更が容易となる。
造のみを示したが、一般的には２層以上からなる多層配
線層に本発明を適用することができる。複数の上層電極
配線層を複数の層からなる複数の電極配線層とすると、
たとえばゲートアレイなどを構成する場合上層の電極配
線層のフォトマスクを変えるのみで容易にゲートアレイ
を構成できるのでロジックの変更が容易となる。
さらに実施例では上層電極配線層と、下層電極配線層と
が直交している例を示したが、これも何ら限定されるも
のではなく下層電極配線層に対して上層電極配線層が、
あるいはその一部が斜めに交差しても良い。
が直交している例を示したが、これも何ら限定されるも
のではなく下層電極配線層に対して上層電極配線層が、
あるいはその一部が斜めに交差しても良い。
発明の効果 以上の実施例より明らかなように、本発明の半導体装置
では下層電極配線層を半導体基板内の凹部に形成し、そ
の凹部の上を上層電極配線層が同一平面上に平坦に形成
されている。それ故機械的振動あるいは熱的影響などに
より上層電極配線層が下層電極配線層と短絡することが
なく、チップ面積の減少も図れる。また、下層電極配線
層は上層電極配線との交差部分では基板表面よりも下側
に位置しているが、その他の部分では基板表面上にある
ため、容易にその後の表面配線層との電気的接合を行う
ことができる。また、下層電極配線層と表面配線層との
接合工程のための領域を省略することができる。さらに
後工程等による歩留まりの低下もなく、したがって高速
・高周波動作に適した半導体装置を信頼性高く、また歩
留まり良く実現することができる。
では下層電極配線層を半導体基板内の凹部に形成し、そ
の凹部の上を上層電極配線層が同一平面上に平坦に形成
されている。それ故機械的振動あるいは熱的影響などに
より上層電極配線層が下層電極配線層と短絡することが
なく、チップ面積の減少も図れる。また、下層電極配線
層は上層電極配線との交差部分では基板表面よりも下側
に位置しているが、その他の部分では基板表面上にある
ため、容易にその後の表面配線層との電気的接合を行う
ことができる。また、下層電極配線層と表面配線層との
接合工程のための領域を省略することができる。さらに
後工程等による歩留まりの低下もなく、したがって高速
・高周波動作に適した半導体装置を信頼性高く、また歩
留まり良く実現することができる。
第１図ａは本発明の第１の実施例における半導体装置の
平面図、第１図ｂは第１図ａのＡ−Ａ′線断面図、第１
図ｃは第１図ａのＢ−Ｂ′線断面図、第２図ａは本発明
の第２の実施例における半導体装置の平面図、第２図ｂ
は第２図ａのＡ−Ａ′線断面図、第２図ｃは第２図ａの
Ｂ−Ｂ′線断面図、第３図は従来のエアーブリッジ法を
説明するための半導体装置の断面図である。 21……GaAs半導体基板、22……凹部、25……下層電極配
線層、26……上層電極配線層。
平面図、第１図ｂは第１図ａのＡ−Ａ′線断面図、第１
図ｃは第１図ａのＢ−Ｂ′線断面図、第２図ａは本発明
の第２の実施例における半導体装置の平面図、第２図ｂ
は第２図ａのＡ−Ａ′線断面図、第２図ｃは第２図ａの
Ｂ−Ｂ′線断面図、第３図は従来のエアーブリッジ法を
説明するための半導体装置の断面図である。 21……GaAs半導体基板、22……凹部、25……下層電極配
線層、26……上層電極配線層。
Claims (10)
- 【請求項１】半導体基板と、前記半導体基板の主面に少
なくとも２層以上の多層電極配線層と、前記半導体基板
の主面の電極配線層の交差部に対向した一対のメサ形状
面と対向した一対の逆メサ形状面とからなる凹部とを備
え、前記半導体基板の主面から前記交差部の前記メサ形
状面と前記凹部の底面にわたって下層電極配線層が形成
されており、前記下層電極配線層と交差するように前記
逆メサ形状面の上部の半導体基板の主面から前記凹部の
上面を横切って前記下層配線層よりも少なくとも上層の
上層電極配線層が形成されており、前記凹部の前記下層
電極配線層と前記上層電極配線層とが少なくとも気体あ
るいは真空によって絶縁されている半導体装置。 - 【請求項２】凹部の下層電極配線層が電極配線および設
置配線として用いられ、上層電極配線層が少なくとも信
号配線として用いられている特許請求の範囲第１項記載
の半導体装置。 - 【請求項３】凹部の上層電極配線層が少なくとも２本以
上の電極配線層よりなる特許請求の範囲第１項記載の半
導体装置。 - 【請求項４】凹部の上層電極配線層が下層電極配線層よ
り上層の少なくとも２層以上の複数の電極配線層よりな
る特許請求の範囲第１項記載の半導体装置。 - 【請求項５】半導体基板と、前記半導体基板の主面の
（100）面に少なくとも２層以上の多層電極配線層と、
前記半導体基板の主面の電極配線層の交差部に〔０
〕方向と〔０１〕方向とよりなる凹部との備え、前
記凹部の〔０〕方向には少なくとも（111）面より
なるメサ形状面を、前記凹部の〔０１〕方向には少な
くとも（111）面よりなる逆メサ形状面を、前記凹部の
底面には（100）面とを有し、前記半導体基板の主面か
ら前記交差部の前記メサ形状面と前記凹部の底面にわた
って略〔０〕方向に下層電極配線層が形成されてお
り、前記下層電極配線層と交差するように前記逆メサ形
状面の上部の半導体基板の主面から前記凹部の上面を横
切って前記下層電極配線層よりも少なくとも上層の上層
電極配線層が形成されており、前記凹部の前記下層電極
配線層と前記上層電極配線層とが少なくとも気体あるい
は真空によって絶縁されている半導体装置。 - 【請求項６】凹部が、凹部の〔０〕方向の辺の長さ
が〔０１〕方向の辺の長さより長い長方形の形状を有
している特許請求の範囲第５項記載の半導体装置。 - 【請求項７】凹部の下層電極配線層が電源配線および接
地配線として用いられ、上層電極配線層が少なくとも信
号配線として用いられている特許請求の範囲第５項記載
の半導体装置。 - 【請求項８】凹部の上層配線層が少なくとも２本以上の
電極配線層よりなる特許請求の範囲第５項記載の半導体
装置。 - 【請求項９】凹部の上層電極配線層が下層電極配線層よ
り上層の少なくとも２層以上の複数の電極配線層よりな
る特許請求の範囲第５項記載の半導体装置。 - 【請求項１０】凹部が〔０１〕方向に複数形成されて
いて、さらに前記凹部に下層電極配線層が形成されてい
る特許請求の範囲第５項記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60171519A JPH0669070B2 (ja) | 1985-08-02 | 1985-08-02 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60171519A JPH0669070B2 (ja) | 1985-08-02 | 1985-08-02 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6231143A JPS6231143A (ja) | 1987-02-10 |
| JPH0669070B2 true JPH0669070B2 (ja) | 1994-08-31 |
Family
ID=15924619
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60171519A Expired - Lifetime JPH0669070B2 (ja) | 1985-08-02 | 1985-08-02 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0669070B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPWO2024202799A1 (ja) * | 2023-03-31 | 2024-10-03 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS498192A (ja) * | 1972-05-10 | 1974-01-24 | ||
| JPS6037149A (ja) * | 1983-08-09 | 1985-02-26 | Fujitsu Ltd | 半導体装置 |
-
1985
- 1985-08-02 JP JP60171519A patent/JPH0669070B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6231143A (ja) | 1987-02-10 |
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